Analog front-end circuits for high-resolution wide-band ADCs

The relentless advancement of technology, characterized by rapid evolution, ever-increasing computing power, and miniaturization, is expected to persist well into the foreseeable future. This will lead to a proliferation of electronic devices, exponentially increasing the volume of data transmitted. The trend of integrating multiple interconnected devices into everyday appliances, spanning domains from home automation and smart vehicles to wearable technologies, Industry 4.0, and smart cities, is set to significantly increase the number of connected devices, including small, energy-efficient, battery-operated embedded systems. Furthermore, emerging data-intensive applications like 8K video streaming, online gaming, video conferencing, telecommuting, and virtual reality, will drive the demand for very high throughput wireless connections. In this context, wireless networks, including the currently expanding 5G networks and the forthcoming Wi-Fi 7 (802.11be) standard, take on a pivotal role, promising enhanced data rates and reduced latency without sacrificing the energy efficiency. Modern telecommunication standards mandate high-performance Analog-to-Digital Converters (ADCs) to enable effective communication between the wireless transceivers and the digital signal processing (DSP) units. Multi-Gigabit per second links, enabled by techniques like channel aggregation and high-order modulation schemes, dictate the requirement for wide-bandwidth (>1 GHz) and medium to high-resolution (>50 dB) data converters. However, designing high-resolution ADCs in the Giga-samples per second (GS/s) range poses formidable challenges. Time interleaving emerges as a viable technique to extend the bandwidth of energy-efficient, low-frequency ADCs. However, it introduces challenges such as inter-channel mismatches (i.e., offset and gain mismatches, and sampling clock skew) and interactions, which result in spectral artifacts that degrade the effective resolution compared to single-channel ADCs. This thesis revolves around the development of a time-interleaved data converter able to meet the stringent specifications. The simple and scalable Successive Approximation Register (SAR) topology, known for its commendable energy efficiency in modern technology nodes, emerges as an optimal candidate to implement the sub-ADCs of a time-interleaved converter array. The implementation of a SAR core, optimized for speed, was therefore the first step of the research endeavor. This involved the application of multiple techniques, including the introduction of a novel switching algorithm to drive the Capacitive Digital-to-Analog Converter (CDAC) and the incorporation of redundancy in the SAR conversion steps. This redundancy increases the robustness of the SAR core against settling errors, enabling higher conversion speeds compared to binary implementations. The SAR core was fabricated in a 28-nm bulk CMOS process as an integral component of a 6× time-interleaved converter. The presented sub-ADC is a 12-bit, 150-MS/s, 13-step redundant asynchronous SAR converter, achieving 63-dB Signal-to-Noise and Distortion Ratio (SNDR), which corresponds to 10.2 Effective Number Of Bits (ENOB), and 72-dB Spurious-Free Dynamic Range (SFDR), with an Equivalent Resolution Bandwidth (ERBW) larger than 100 MHz. To suppress the effects of time-interleave mismatches, the time-interleaved converter includes on-chip background calibrations. A novel skew calibration algorithm enables varying the number of active channels within the time-interleaved ADC, allowing adaptable signal bandwidth. This offers an interesting opportunity for optimizing the energy efficiency of multi-standard receivers. Despite the satisfying results, a degradation in the dynamic performance metrics was observed when transitioning from a single-core to a time-interleaved configuration. This degradation was primarily attributed to crosstalk between the channels through the shared reference distribution network, and to the absence of an on-chip input signal buffer. To address these impairments, a second prototype was designed, featuring a distributed reference buffer architecture that mitigates the channel interactions arising from the shared power supply and ground networks. Additionally, an input buffer with enhanced linearity was implemented to preserve the integrity of the input signal, mitigating the kickback of the input sampler of the ADC cores on the front-end network. The measurement results of this second prototype, a 2 GS/s 11-bit 8× -interleaved ADC, showcase an SNDR level consistent (within 1.4 dB) with the single-channel one across the entire 1 GHz input bandwidth, achieving 57.3 dB SNDR and 69.9 dB SFDR close to the Nyquist frequency.

L'inarrestabile progresso della tecnologia, caratterizzato da una continua rapida evoluzione, una potenza di calcolo sempre crescente e dalla miniaturizzazione, si prevede continuerà nel prossimo futuro. Questo porterà a una proliferazione di dispositivi elettronici, aumentando esponenzialmente il volume di dati trasmesso. La tendenza ad integrare molteplici dispositivi interconnessi negli oggetti quotidiani, coprendo ambiti che vanno dall'automazione domestica e i veicoli intelligenti alle tecnologie indossabili, l'Industria 4.0 e le città intelligenti, è destinata ad aumentare notevolmente il numero di dispositivi connessi, includendo piccoli sistemi embedded efficienti dal punto di vista energetico e operanti a batteria. Inoltre, l'emergere di applicazioni data-intensive come lo streaming video in 8K, i giochi online, le videoconferenze, il telelavoro e la realtà virtuale, stimolerà la domanda di connessioni wireless ad altissima velocità. In questo contesto, le reti wireless, comprese le reti 5G attualmente ancora in espansione e il prossimo standard Wi-Fi 7 (802.11be), assumono un ruolo centrale, promettendo velocità di trasmissione dati migliorate e una ridotta latenza, senza sacrificare l'efficienza energetica. I moderni standard di telecomunicazione richiedono convertitori analogico-digitale (ADC) ad alte prestazioni per permettere una comunicazione efficace tra i trasmettitori wireless e le unità di elaborazione del segnale digitale (DSP). Collegamenti multi-gigabit al secondo, resi possibili da tecniche come l'aggregazione dei canali e da schemi di modulazione di alto ordine, dettano i requisiti per convertitori a larga banda (>1 GHz) e risoluzione medio-alta (>50 dB). Tuttavia, progettare ADC con specifiche di questo tipo pone sfide formidabili. Il time-interleaving emerge come una tecnica adatta ad estendere la larghezza di banda di ADC a bassa frequenza ed efficienti dal punto di vista energetico. Tuttavia, introduce sfide quali il mismatch tra i canali (es. discrepanze di offset o guadagno e sfasamento del clock di campionamento) e interazioni, che risultano in artefatti spettrali degradando la risoluzione effettiva rispetto agli ADC a singolo canale. Questa tesi si concentra sullo sviluppo di un convertitore analogico-digitale di tipo time-interleaved in grado di soddisfare le stringenti specifiche. La semplice e scalabile topologia SAR, nota per la sua notevole efficienza energetica in nodi tecnologici moderni, emerge come candidata ottimale per implementare i sub-ADC di un array di convertitori time-interleaved. Pertanto, l'implementazione di un SAR, ottimizzato per la velocità, è stato il primo passo del percorso di ricerca. Ciò ha comportato l'applicazione di molteplici tecniche, tra cui l'introduzione di un nuovo algoritmo di commutazione per pilotare il convertitore digitale-analogico capacitivo (CDAC) e l'incorporazione di ridondanza nei passaggi di conversione SAR. Questa ridondanza aumenta la robustezza del convertitore SAR contro gli errori di settling, consentendo velocità di conversione superiore rispetto alle implementazioni binarie. L’ADC è stato realizzato in un processo CMOS bulk a 28nm come componente integrante di un convertitore time-interleaved 6×. Il sub-ADC presentato è un convertitore SAR asincrono ridondante a 13 step, 12 bit operante a 150 MS/s, che raggiunge un rapporto segnale-rumore e distorsione (SNDR) di 63 dB, corrispondente a 10.2 bit effettivi (ENOB), e un intervallo dinamico privo di spurie (SFDR) di 72 dB, con una larghezza di banda di risoluzione equivalente (ERBW) maggiore di 100 MHz. Per sopprimere gli effetti del mismatch tra i canali, il convertitore time-interleaved include calibrazioni on-chip. Un nuovo algoritmo di calibrazione del clock di campionamento consente di variare il numero di canali attivi all'interno dell'ADC time-interleaved, permettendo una larghezza di banda del segnale adattabile. Ciò offre un'interessante opportunità per ottimizzare l'efficienza energetica di ricevitori multi-standard. Nonostante i risultati soddisfacenti, è stata osservata una degradazione nelle metriche dinamiche confrontando la configurazione a singolo canale con quella time-interleaved. Questa degradazione è stata attribuita all’accoppiamento tra i canali attraverso la rete di distribuzione della tensione di riferimento condivisa, e all'assenza di un buffer di segnale di ingresso on-chip. Per affrontare questi problemi, è stato progettato un secondo prototipo, che include un'architettura di buffer del riferimento distribuita che mitiga le interazioni tra canali derivanti dalla rete di alimentazione e di massa condivise. Inoltre, è stato implementato un buffer di ingresso con linearità migliorata per preservare l'integrità del segnale, mitigando il kickback del campionatore di ingresso dei SAR ADC sulla rete di distribuzione del segnale. I risultati delle misurazioni di questo secondo prototipo, un ADC a 11 bit time-interleaved 8× operante a 2 GS/s , mostrano un livello di SNDR coerente (entro 1.4 dB) con quello a singolo canale su tutta la larghezza di banda di ingresso di 1 GHz, raggiungendo 57.3 dB SNDR e 69.9 dB SFDR vicino alla frequenza di Nyquist.