Implementing ChaCha20: analysis on performance, resource utilization and side-channel protection

ChaCha20 is a symmetric stream cipher which involves fast and cheap operations compared to AES. In this work we propose an hardware implementation of the cipher based on fully-combinatorial quarter-round units, then we explore three different architectural optimizations, i.e., smaller component size, loop unrolling and pipelining. We explore a protected design of the cipher from side-channel attacks exploiting the threshold implementation tecnique, proposing masking schemes for its arithmetic components, then we compare it with an existing gate-level masking countermeasure. We report the figures of merit of these implementations targeting an Artix-7 FPGA, reaching 5.62 Gb/s with a pipelined design and 1.79 Mb/s/slice with a combinatorial design. We evaluate the security of protected designs by means of statistical power analysis.

ChaCha20 è un cifrario a flusso simmetrico che prevede operazioni veloci e a basso costo rispetto ad AES. In questo lavoro proponiamo un'implementazione hardware del cifrario basata su unità quarter-round completamente combinatorie, quindi esploriamo tre diverse ottimizzazioni architetturali: dimensioni ridotte dei componenti, loop unrolling e pipelining. Esploriamo un design del cifrario protetto da attacchi side-channel che sfrutta la tecnica di implementazione a soglia, proponendo schemi di mascheramento per i suoi componenti aritmetici, quindi lo confrontiamo con una contromisura esistente di mascheramento a livello di porta logica. Riportiamo le cifre di merito di queste implementazioni su una FPGA Artix-7, ottenendo 5,62 Gb/s con un design pipelined e 1,79 Mb/s/slice con un design combinatorio. Valutiamo la sicurezza dei design protetti mediante analisi statistica della potenza.