An energy-efficient Cascode GmC integrating amplifier for a 12-bit 2GS/s Asynchronous 4x-TI Pipeline SAR ADC

Modern telecommunication standards, such as 5G and 6G, require now more than ever mid-resolution (10 to 15 bits), high-speed (more than 10 MS/s) Analog-to-Digital Converters (ADC). Time-Interleaved (TI) pipeline Successive Approximation Register (SAR) ADCs are demonstrated as an energy-efficient solution for the required speed and resolution ranges. However, a critical block hindering pipeline SAR converters' efficiency is the interstage amplifier. This work presents an energy-efficient open-loop dynamic amplifier for a 12-bit 2 GS/s asynchronous 4x-TI pipeline SAR ADC. Specifically, a cascode GmC integrating amplifier is proposed as the interstage amplifier between the 2nd and 3rd pipelined stages. Behavioural analysis of the amplifying stage is carried out to provide the designer with the necessary outlook on the fundamental dependencies on the design parameters of the key metrics. The cascode GmC stage is equipped with a Common-Mode Detection circuit that generates an end-of-amplification logic signal, which is mandatory for an asynchronous logic-based pipeline converter. The design and the layout of the amplifier are carried out in a 28-nm CMOS technology with 0.9 V-supply, and evaluated through simulations. Post-layout simulations show an energy efficiency of 22.8 nJ (μV)^2 with an average amplification time of 437 ps, proving it as an efficient implementation compared to state-of-the-art alternatives operating at similar sampling frequencies. Trimmability is introduced to compensate for the process, temperature (0 °C - 100 °C), and voltage variability (0.8 V - 1.0 V supply, 0.4 V - 0.5 V input common-mode), and successfully achieves a reduction of gain variation within less than 10 % with respect to the reference values at 80 °C and Typical-Typical process corner, while respecting linearity and timing specifications. System-level simulations reveal that the amplifier design is compliant with the resolution and speed specifications of the whole converter.

Gli attuali standard di telecomunicazione come 5G e 6G richiedono oggi più che mai Convertitori Analogico-Digitale (ADC) a media risoluzione (da 10 a 15 bit) e ad alta frequenza (più di 10 MS/s). Time-Interleaved (TI) pipeline Successive Approximation Register (SAR) ADCs dimostrano di essere una soluzione energeticamente efficiente per gli intervalli di velocità e risoluzione richiesti. Tuttavia, un blocco critico che riduce l'efficienza dei convertitori pipeline SAR è l'interstage amplifier. Questo lavoro presenta un amplificatore dinamico ad anello aperto con efficienza energetica per un 4x-TI pipeline SAR ADC asincrono a 12 bit e 2 GS/s. In particolare, un cascode GmC integrating amplifier viene proposto come interstage amplifier tra il secondo e terzo stadio nel pipeline. L'analisi comportamentale dello stadio amplificante è condotta per fornire al designer la comprensione delle dipendenze fondamentali tra le metriche fondamentali e i parametri di design. Lo stadio cascode GmC è provvisto di un circuito di Common-Mode Detection che genera un segnale logico di fine amplificazione e che risulta necessario nell'architettura pipeline a logica asincrona del convertitore. Il design e il layout dell'amplificatore sono completati in una tecnologia CMOS a 28-nm con alimentazione a 0.9 V, ed è valutato tramite simulazioni. Simulazioni post-layout evidenziano una efficienza energetica di 22.8 nJ (μV)^2 con un tempo di amplificazione medio di 437ps, dimostrando che l'amplificatore è una implementazione efficiente se comparata alle alternative nella letteratura a simili frequenze di campionamento. Una tecnica di trimmabilità è introdotta per compensare variabilità di processo, temperatura (0 °C - 100 °C) e voltaggio (alimentazione a 0.8 V - 1.0 V, modo comune di ingresso a 0.4 V - 0.5 V) e riduce con successo le variazioni di guadagno entro il 10 % rispetto ai valori di riferimento a 80 °C e corner di fabbricazione tipico-tipico, rispettando le specifiche di linearità e velocità. Simulazioni di sistema mostrano che il design dell'amplificatore è conforme alle specifiche in termini di risoluzione e velocità dell'intero convertitore.