Simulazioni Monte Carlo del leakage multitrappola e impatto sull'affidabilità di dispositivi scalati

Capitolo 1 Introduzione alla tecnologia delle memorie FLASH, con una presentazione dei due principali tipi di architetture: NAND e NOR, di come avviene la programmazione/cancellazione e la lettura del dato memorizzato. Breve digressione sullo scaling degli ossidi di gate in transistori MOS ultra–scalati, presentando l’innovativa tecnologia High-k; Capitolo 2 Studio dei modelli di conduzione di corrente attraverso i layers di gate, in particolare quelli di tunneling tradizionale di tipo diretto e di Fowler-Nordheim, in approssimazione semi–classica WKB, quello monodimensionale 1TAT (Trap Assisted Tunneling), la sua evoluzione al 2TAT analitico e la comparazione dei risultati numerici di quest’ultimo con dati sperimentali sulla corrente di gate di un transistore MOS–HK. Estensione del modello dal monodimensionale al tridimensionale approssimato del modello TAT ad un numero N arbitrario di difetti, intesi ora localizzati spazialmente anzich´e considerarne la densit`a. Verifica della coerenza del nuovo modello approssimato col precedente tramite simulazioni sullo stesso transistore MOS–HK; Capitolo 3 Esposizione formale dei principali metodi di generazione di variabili random non uniformi utilizzati nel corso delle simulazioni. Presentazione del concetto di simulazione Monte Carlo standard e dei due pi`u importanti metodi di enhancement statistico: Importance Samplig e Splitting Tecnique. Applicazione di tali metodi per la determinazione della distribuzione statistica della corrente di leakage di un array di memorie FLASH sottoposto a cicli di programmazione/cancellazione e confronto con i relativi dati sperimentali; Capitolo 4 Studio sull’affidabilit`a in ritenzione di un’array di memorie FLASH di tipo NOR multilivello, in particolare al variare del criterio di fallimento, dello spessore dell’ossido di gate e della densit`a di trappole all’interno di esso, in considerazione di una previsione di scaling del suo spessore al di sotto degli attuali 9–10nm. Esposizione ed applicazione del metodo di ritenzione in accelerazione di tensione sul medesimo array.