PLL a basso rumore con rivelatore di fase lead-lag e filtro analogico integrato

Research in the field of wireless communications tends to the development of portable systems with wide bandwidth like cellular systems and WiFi belonging to the third and fourth generation. A fundamental block of these systems is the frequency synthesizer, usually realized with Phase-Locked Loop (PLL) characterized by high efficiency. This means low noise to meet the specifications of communications standards with high channel capacity and low-power circuits to work in portable systems. The aim of this work is to project a new PLL for WiMAX standard, fully-integrated in 65 nm CMOS, to realize a local oscillator with tunable frequency between 3 and 4 GHz characterized with an output timing jitter lower than 500 fs and power consumption lower than 10 mW. To achieve such challenging performances, improving the solutions reported in literature, the projected system explores a new architecture with a lead-lag phase detector and an integrated analog filter. For the first time it will be shown that the high gain of the lead-lag detector makes negligible the noise sources that affect the direct path of the loop. In this way it is possible to take account only of the sources referred to the VCO and to the reference finding an optimum jitter where the two sources contribute with the same weight. To realize the integrated analog filter it has been used a proportional-integral architecture that presents two parallel paths with programmable gains. The integral path of the filter has been implemented with a pulse generator that controls a current DAC, whereas the proportional path has been implemented with a voltage DAC. This approach permits to perform an original calibration system of the frequency response that sets the bandwidth of the loop, regardless of PVT variations, in order to reach the optimum jitter.

La ricerca nel campo delle telecomunicazioni è orientata verso sistemi portatili sempre più a larga banda come i sistemi cellulari e WiFi di terza e quarta generazione. Un componente fondamentale di questi sistemi è il sintetizzatore di frequenza, tipicamente realizzato con un anello ad aggancio di fase (Phase-Locked Loop, PLL) a cui è richiesta alta efficienza. Questo significa basso rumore, essenziale per standard di comunicazione ad elevata capacità di canale e bassa dissipazione di potenza per operare in sistemi portatili. Il presente lavoro di tesi si pone l'obiettivo di progettare e realizzare un innovativo PLL per standard WiMAX, completamente integrato in tecnologia CMOS 65 nm per la sintesi di un oscillatore locale con frequenza controllabile tra 3 e 4 GHz e jitter inferiore a 500 fs, con consumi al di sotto di 10 mW. Per realizzare tali prestazioni, al di là di quelle riportate in letteratura, il sistema progettato esplora una innovativa architettura con rivelatore di fase lead-lag e filtro analogico integrato. Si dimostra, per la prima volta, che l'elevato guadagno del rivelatore lead-lag rende trascurabili le sorgenti di rumore presenti lungo il cammino di andata dell'anello. In questo modo è possibile considerare dominanti le sole sorgenti di rumore legate al VCO e al riferimento e si individua una condizione di lavoro caratterizzata da un jitter ottimo in cui le due sorgenti presentano lo stesso contributo. Per consentire l'integrazione del filtro analogico si sfrutta un'architettura di tipo proporzionale-integrale che fa uso di due cammini in parallelo con guadagni programmabili. Il cammino integrale è realizzato con un generatore di impulsi che controlla un DAC in corrente mentre il cammino proporzionale è realizzato con un DAC in tensione. Questo approccio ha permesso la realizzazione di un originale sistema di calibrazione della risposta in frequenza che permette, in modo indipendente da variazioni di tipo PVT, di fissare la banda dell'anello per l'ottimizzazione del jitter.