Exploring front-end design and synchronization techniques for next-gen FPGA-based TDCs with enhanced precision and scalability Front-End Design and Synchronization Techniques for Next-Gen FPGA-Based TDCs with Enhanced Precision and Scalability

The escalating need for ultra-high accuracy time measurements in cutting-edge scientific research applications across various fields, including biomedicine and industry, has driven the development of instruments known as time-meters. The latest technological advancements in these sectors necessitate capabilities such as picosecond-level precision and sampling rates exceeding hundreds of megahertz to effectively capture and process complex physical events. The primary objective is to investigate the front-end design for Time-to-Digital Converters (TDCs). To minimize additional jitter introduced by the front-end and cross-talk effect on the input channels, various solutions have been explored for state-of-the-art comparators such as: AD8465, MAX9601, TLV3801, HMC675, and ADCMP582. Comparative testing using an AWG-5062 Function Generator has been conducted to evaluate the impact of each comparator on TDC performance with respect to the FPGA technology node. After addressing the front-end stage, the thesis explores methods to increase channel numbers while maintaining performance and modularity through a distributed TDC network. Two alternative approaches have been studied: clock distribution with and without PLLs, and clock synchronization via the White Rabbit (WR) protocol. Custom printed circuit boards (PCB) solutions have been developed to adapt the existing TDC architecture for both approaches. Clock distribution testing has yielded excellent results, exhibiting a typical drift between two TDC channels of less than 30 ps over a range of 60 hours and less than 150 ps in the worst-case scenario with sudden temperature changes influencing the PLLs. Preliminary results from WR protocol testing have been promising, but the FPGA firmware remains in an active development phase and is currently undergoing thorough validation.

L'esigneza di misurazioni temporali estremamente precise in vari settori di ricerca avanzata, come la biomedicina e l’industria, ha portato allo sviluppo di strumenti noti come time-meters. I recenti progressi tecnologici in questi campi richiedono specifiche rigorose, tra cui la precisione a livello di picosecondi e frequenze di campionamento superiori a centinaia di megahertz, per catturare e processare efficacemente eventi fisici complessi. L’obiettivo principale della tesi riguarda lo studio a livello di design del front-end, applicato a convertitori tempo-digitale (TDCs). Per minimizzare il jitter aggiuntivo introdotto da questo stadio e l’effetto di cross-talk sui canali di ingresso, sono state esplorate varie soluzioni per comparatori a soglia all’avanguardia, tra cui: AD8465, MAX9601, TLV3801, HMC675 e ADCMP582. Sono stati svolti vari test utilizzando un generatore di funzioni AWG-5062 per valutare l’impatto di ciascun comparatore sulle prestazioni del TDC rispetto al nodo tecnologico dell' FPGA. Una volta ottimizzato il front-end, la tesi si occupa di estendere il numero di canali di input disponibile sfruttando più TDC connessi in parallelo. Sono stati valutati due possibili approcci: distribuzione di un clock condiviso tra schede, con e senza PLL, e sincronizzazione del clock di ogni TDC tramite il protocollo White Rabbit (WR). In entrambi i casi sono stati sviluppati circuiti stampati (PCB) su misura per adattare l’architettura TDC già esistente. I test di distribuzione del clock hanno mostrato ottimi risultati, misurando una deriva tipica tra due canali TDC inferiore a 30 ps su un intervallo di 60 ore e inferiore a 150 ps nello scenario peggiore con improvvisi cambiamenti di temperatura, i quali impattano sulle prestazioni dei PLL. I risultati preliminari dei test del protocollo WR applicato al TDC sono promettenti, ma il firmware FPGA è ancora in fase di sviluppo attivo e attualmente sottoposto a validazione e test.