New error correction solutions for embedded Phase Change Memories in ST 28-nm FD-SOI technology

In the field of embedded non volatile memories for automotive applications, Phase Change Memories (PCMs) are gaining higher and higher importance. A PCM is a memory device that stores data thanks to the resistance contrast between the two states of the material of which it is composed: a high-resistance state, called RESET state (logical ’0’), and a low resistance state, called SET state (logical ’1’). This thesis proposes two new error correction solutions for PCM devices realized in ST 28-nm FD-SOI technology, with the aim of enhancing the endurance and the reliability of the devices. Both the solutions are based on new Error Correcting Codes (ECCs) previously designed inside ST for these applications. The first proposed solution is the Open Bit Protection, a mechanism which allows to write in a memory location affected by open bits, i.e., cells of the array that after several programming cycles become stuck in one of the two states (RESET or SET) and cannot be anymore programmed to the opposite state. This mechanism consists in inverting the logical word to be written whenever the logical value in the open bit is the opposite of the allowed one. This is made possible by a new ECC, which employs an additional bit to flag if the word is inverted or not, and successfully corrects the errors in the word even if it was previously inverted. The Open Bit Protection improves the endurance of the PCM device by increasing the number of programming cycles which it can successfully undergo. The second proposed solution is a quaternary symbol ECC for the 3Cells/2Bits (3C2B) architecture. The 3C2B architecture allows to store 2 logical bits using only 3 array cells, increasing the memory compactness with respect to the classical differential architecture, which employs 2 cells to store each logical bit. However, it increases the error probability, since an error on one cell can directly affect two logical bits, whereas in the differential architecture an error on one cell impacts at most on one logical bit. The quaternary symbol ECC is able to correct errors on pairs of logical bits instead of on single bits only, since it interprets the logical word as composed of 2-bit symbols. Therefore, it allows to preserve the same correcting power (and thus the same level of reliability) in the 3C2B architecture as in the differential one.

Nel campo delle memorie non volatili per applicazioni automotive, le memorie a cambiamento di fase (PCM) stanno guadagnando importanza sempre maggiore. Una PCM è un dispositivo che immagazzina dati grazie al contrasto tra la resistenza dei due stati del materiale di cui è composta: uno stato ad alta resistenza, detto stato di RESET (’0’ logico), e uno stato a bassa resistenza, detto stato di SET (’1’ logico). Questa tesi propone due nuove soluzioni di correzione di errori per dispositivi PCM realizzati in tecnologia ST 28-nm FD-SOI con l’obiettivo di incrementare la durata e l’affidabilità dei dispositivi. Entrambe le soluzioni si basano su nuovi codici di correzione di errori (ECC) precedentemente progettati all’interno di ST per queste applicazioni. La prima soluzione proposta è l’Open Bit Protection, un meccanismo che permette di scrivere in locazioni di memoria affette da open bits, ovvero celle dell’array che a seguito di numerosi cicli di programmazione rimangono bloccate in uno dei due stati (RESET o SET) e non possono più essere programmate nello stato opposto. Questo meccanismo consiste nell’invertire la parola logica da scrivere ogni volta che il valore logico nell’open bit è l’opposto di quello permesso. Ciò è reso possibile da un nuovo ECC, che impiega un bit aggiuntivo per segnalare se la parola è stata invertita o meno, e corregge con successo gli errori nella parola anche se è stata precedentemente invertita. L’Open Bit Protection aumenta la durata del dispositivo PCM incrementando il numero di cicli di programmazione a cui può essere sottoposto con successo. La seconda soluzione proposta è un ECC a simboli quaternari per l’architettura 3Celle/2Bit (3C2B). L’architettura 3C2B permette di immagazzinare 2 bit logici usando soltanto 3 celle dell’array, aumentando la compattezza della memoria rispetto alla classica architettura differenziale, la quale impiega 2 celle dell’array per immagazzinare ogni bit logico. Tuttavia, accresce la probabilità di errore, dal momento che un errore su una cella può avere un impatto diretto su due bit logici, mentre nell’architettura differenziale un errore su una cella ha un impatto al massimo su un bit logico. L’ECC a simboli quaternari è in grado di correggere errori su coppie di bit logici anziché soltanto su singoli bit, dal momento che interpreta la parola logica come composta da simboli di 2 bit. Pertanto, permette di preservare nell’architettura 3C2B lo stesso potere di correzione (e quindi lo stesso livello di affidabilità) dell’architettura differenziale.