Multi-channel shift clock fast counter time-to-digital converter for 28-nm 7-series Xilinx devices

In recent years, time measurements have become increasigly more important and ubiquitous in many fields of industry and research, for example in applications such as time resolved spectroscopy and X ray imaging. Concurrently efforsts in the developement of better time meters also have increased. In this context Field-Programmable Gate Arrays (FPGAs) with their higher flexibility, fast time to marked and lower Non Recurring engineering (NRE) costs have proved themself preferrable over Application-Specific Integrated Circuits (ASICs) solutions, which resulted inpractical for research and prototyping where the production volume is low. Here in the Politecnico di Milano DigiLab, a Tapped Delay Line (TDL) Time-to-Digital Converter (TDC), capable to perfom measurements with high precision and resolution of has been developed. In this thesis we propose an alternative architecture based on a Shift Clock Fast Counter (SCFC) that in exchange for a lower precision and resolution provides a significant reduction in the utilization of hardware resources and power consumption, consequently allowing for a higher number of parallel channels to be implemented in the same device when compared to the TDL-TDC. The design has been fully tested on the Artix-7 XC7A100FTFG256-2 FPGA part of the Xilinx 28-nm 7-Series, and a preliminary tests have been perfomed on the KCU105 Kintex evaluation board of the Ultrascale architecture. The implementation on the Artix-7 FPGA provided a precision measured between 82 ps r.m.s. and 114 ps r.m.s., a resolution of 200 ps, an average Differential Non Linearity (DNL) of 21% of a Least Significant Bit (LSB), an average Integral Non Linearity 20% of an LSB and a maximum of 25 channels implemented in parallel, with each channel utilizing 6\% of the power and between 17.6% and 18.6% of the resources when compared to the equivalent TDL channel. Tests on the Kintex board have shown a maximun of 109 channels with same resolution and average per channel power and resource consumption comparable to that of the Artix-7 implementation. These results adovcate for a further study in a full implementation of the SCFC-TDC on this hardware base.

Negli ultimi anni, le misurazioni temporali sono diventate sempre più importanti e diffuse in molti settori dell'industria e della ricerca, come ad esempio in applicazioni tipo la Time resolved spectroscopy e la X ray imaging. Di conseguenza anche gli sforzi per lo sviluppo di migliori Time meters sono aumentati. In questo contesto, le Field-Programmable Gate Arrays (FPGAs) si sono dimostrati in virtù della loro maggiore flessibilità, il ridotto time to market e i bassi costi non ricorrenti (Non Recurring Engineering, NRE), preferibili alle soluzioni di Application-Specific Integrated Circuits (ASICs) , che risultano inefficienti per la ricerca e la prototipazione dove il volume di produzione è basso. Nel DigiLab del Politecnico di Milano, è stato sviluppato un Convertitore Tempo-Digitale (Time-to-Digital Converter, TDC) basato su una Tapped Delay Line, TDL, capace di eseguire misurazioni con precisione e risoluzione di 36,62fs. In questa tesi proponiamo un'architettura alternativa basata su uno Shift-Clock Fast-Counter (SCFC) che, in cambio di una precisione e risoluzione inferiori, offre una riduzione significativa nell'utilizzo delle risorse hardware e nel consumo di potenza, permettendo conseguentemente l'implementazione di un numero maggiore di canali paralleli nello stesso dispositivo rispetto al TDL-TDC. Il design ottenuto è stato testato sulla FPGA Artix-7 XC7A100FTFG256-2 della serie Xilinx 28-nm 7-Series, e dei test preliminari sono stati eseguiti sulla scheda di valutazione KCU105 Kintex dell'architettura Ultrascale. L'implementazione sulla Artix-7 ha fornito valori di precisione misurati fra 82 ps r.m.s e 114 ps r.m.s, una risoluzione di 200 ps, una media della Non Linearità Differenziale (DNL) del 21% di un Least Significant Bit (LSB), una media della Non Linearità Integrale del 20% di un LSB e un massimo di 25 canali implementati in parallelo, con ogni canale che utilizza il 6% della potenza e tra il 17,6% e il 18,6% delle risorse rispetto al canale TDL equivalente. I test sulla scheda Kintex hanno mostrato un massimo di 109 canali con la stessa risoluzione teorica e consumo medio per canale di potenza e risorse paragonabile a quello dell'implementazione Artix-7. Questi risultati suggeriscono l'utilità di effettuare ulteriori studi per una completa implementazione del SCFC-TDC su questo hardware.