A power-efficient digital-to-time converter for high-performance phase-locked-loops in 28nm CMOS

To keep pace with the exponential growth of internet networks over the last decades, academia and industry in RF integrated circuits have focused on designing ultra-low noise and compact wireless transceivers. The most critical block in a wireless system is the local oscillator (LO), which modulates/demodulates the data and whose phase noise limits the achievable error-vector magnitude. For this reason, modern communication standards demand LOs with ultra-low jitter (<100fs) and low spurs (<-60dBc). The LO is typically implemented using a phase-locked loop (PLL), a negative feedback circuit that generates a stable, programmable frequency output from a low-frequency reference input. Recently, digital PLLs have gained popularity over their analog counterparts due to their better scalability with CMOS processes and their possibility to implement digital calibration techniques to mitigate performance variations across PVT conditions. For high-frequency resolution, the PLL is often operated in fractional-N mode in order to overcome the trade-off between input reference frequency and phase noise seen in integer-N PLLs. This is achieved by dithering the feedback divider modulus between adjacent integer values, which, however, introduces deterministic time errors at the phase detector input and degrades PLL performance. To address this, digital-to-time converters (DTCs) are introduced to delay the reference signal and remove the deterministic time-error at the phase-detector input. However, DTCs face significant trade-offs among linearity, noise, and power consumption, which limit the achievable PLL jitter and spurs. This thesis presents a novel DTC architecture that halves the DTC power consumption while maintaining the same linearity and noise performance as state-of-the-art designs. The proposed DTC, fabricated in a 28nm CMOS process, was integrated into a digital PLL designed by the ARPLAB RF research group. Post-layout simulations and experimental measurements confirm the effectiveness of the proposed solution.

Per tenere il passo con la crescita esponenziale delle reti internet negli ultimi decenni, il mondo accademico e l'industria dei circuiti integrati RF si sono concentrati sulla progettazione di ricetrasmettitori wireless ultra-compatti e a bassissimo rumore. Il blocco più critico in un sistema wireless è l’oscillatore locale (LO), che modula/demodula i dati e il cui rumore di fase determina il limite ultimo dell’error vector magnitude raggiungibile. Per questo motivo, gli standard di comunicazione moderni richiedono LOs con jitter ultra-basso (<100fs) e spurie ridotte (<-60dBc). Il LO è generalmente realizzato utilizzando un phase-locked loop (PLL), un circuito a retroazione negativa che genera un’uscita stabile e programmabile partendo da un segnale di riferimento a bassa frequenza. Negli ultimi anni, i PLL digitali hanno guadagnato popolarità rispetto alle controparti analogiche grazie alla loro migliore scalabilità nei processi CMOS e alla possibilità di implementare tecniche di calibrazione digitale per compensare le variazioni prestazionali dovute a condizioni PVT. Per ottenere una risoluzione di frequenza elevata, il PLL viene spesso operato in modalità fractional-N, superando il tradeoff tra frequenza di riferimento e rumore di fase tipico dei PLL integer-N. Ciò si ottiene variando il modulo del divisore nel ramo di retroazione tra valori interi adiacenti, introducendo però errori di tempo deterministici all’ingresso del phase detector, che degradano le prestazioni del PLL. Per affrontare questo problema, si introduce un digital-to-time converter (DTC) per ritardare il segnale di riferimento e rimuovere l'errore temporale deterministico. Tuttavia, i DTC presentano forti tradeoff tra linearità, rumore e potenza, limitando il jitter e le spurie del PLL. Questa tesi propone una nuova architettura di un DTC che dimezza il consumo di potenza mantenendo le stesse prestazioni di linearità e rumore delle soluzioni allo stato dell’arte. Il DTC proposto, realizzato in un processo CMOS a 28nm, è stato integrato in un PLL digitale progettato dal gruppo di ricerca ARPLAB RF. Simulazioni post-layout e misure sperimentali confermano l’efficacia della soluzione proposta.