Analysis and design of a low-noise 254ps-response-time FVF-based LDO voltage regulator in 28-nm CMOS for next-generation wireless ADCs

In this thesis, the design of a Low Drop-Out voltage regulator (LDO) is discussed in detail. The LDO, implemented in a 28nm CMOS bulk technology, provides a stable supply to the analog circuitry present in a 4-channel 2GS/s 10.5 Equivalent Number Of Bits (ENOB) Time-Interleaved Pipeline SAR Analog-to-Digital Converter (TI-ADC Pipe SAR). In order to attenuate detrimental disturbances overlapped to the supply rail, which otherwise would affect the performances of the noise-sensitive analog blocks, the linear regulators play a fundamental role. Having fast load transients while retaining relatively small quiescent currents is the key design challenge in this kind of circuits. The proposed regulator, based on the energy-efficient Cascode Flipped-Voltage Follower (CaFVF) cell, overcomes this trade-off. The presence of two additional voltage buffers, in which one of them is implemented as a Super-Source Follower (SSF), inside the local feedback enable to push the inner pole to high frequencies, thus externally compensating the loop with an on-chip 100 pF output capacitor. Finally, an Operational Transconductance Amplifier (OTA) in a folded-telescopic structure implements a second outer feedback, which allows to achieve even smaller low-frequency performances in terms of output impedance and Power-Supply Rejection (PSR). Overall the proposed LDO, designed to sustain a wide range of load currents up to 10 mA with 1.2 V input and 0.9 V output voltages, attains an almost 95% current efficiency. The output resistance and low-frequency PSR values are smaller than 523 µΩ and -86.7 dB respectively in all the load conditions on the nominal corner, with 254 ps fast response time and around 14.3 mV as maximum output voltage variation caused by a 10 mA current step.

In questa tesi il progetto di un regolatore di tensione a bassa caduta (Low Drop-Out regulator, LDO) viene discusso in dettaglio. L'LDO, implementato in una tecnologia CMOS bulk a 28 nm, fornisce un'alimentazione stabile alla circuiteria analogica presente in un Convertitore Analogico-Digitale a 4 canali a 2GS/s con un Numero Equivalente di Bits (ENOB) di 10.5 Time-Interleaved Pipeline SAR (TI-ADC Pipe SAR). Per attenuare i disturbi dannosi sovrapposti alla linea di alimentazione, che altrimenti comprometterebbero le prestazioni dei blocchi analogici sensibili al rumore, i regolatori lineari svolgono un ruolo fondamentale. Il conseguimento di transitori di carico veloci, pur mantenendo correnti di quiescenza relativamente piccole, è una sfida fondamentale in questo tipo di circuiti. Il regolatore proposto, basato su una cella Cascode Flipped-Voltage Follower (CaFVF) ad alta efficienza energetica, aggira questa limitazione. La presenza di due buffer di tensione aggiuntivi, uno dei quali implementato come Super-Source Follower (SSF), all'interno della retroazione locale consentono di spingere il polo interno ad alte frequenze, compensando esternamente l'anello con un condensatore in uscita su chip da 100 pF. Infine, un Amplificatore Operazionale a Transconduttanza (OTA) in una struttura telescopica ripiegata implementa una seconda retroazione esterna, che consente di ottenere prestazioni a bassa frequenza ancora più ridotte in termini di impedenza di uscita e reiezione ai disturbi dall'alimentazione (PSR). Complessivamente l'LDO proposto, progettato per sostenere un'ampia gamma di correnti di carico fino a 10 mA con tensioni di ingresso di 1.2 V e di uscita di 0.9 V, raggiunge un'efficienza di corrente di quasi il 95%. La resistenza di uscita e la PSR a bassa frequenza sono inferiori a 523 µΩ e a -86.7 dB rispettivamente in tutte le condizioni di carico, con un rapido tempo di risposta di 254 ps e una massima variazione di tensione all'uscita di 14.3 mV causata da uno scalino di corrente di 10 mA.