High-speed SAR ADCs for time-interleaved data converters

The widespread use of the Internet and the proliferation of connected devices have allowed us to experience a digital life alongside our analog one. This has been enabled through significant engineering efforts by the scientific and industrial communities to meet users’ bandwidth demands. Recent wireless standards, such as the 5G New Radio (NR), have been developed for high speeds and efficient spectrum utilization. In this context, the analog-to-digital converter (ADC) is a critical player in receivers, serving as the bridge through which the analog information crosses towards the digital domain, where its processing occurs. Digital processing greatly benefits from technology scaling, which results in lower power consumption and higher speeds. Therefore, analog functions have progressively moved into the digital domain. This allows receivers to have less area since some analog components can be removed from the signal acquisition chain. Additionally, the significant improvement of ADC performances in recent years has been instrumental in designing receivers capable of digitizing large bandwidth signals. This thesis focuses on ADCs for wireless applications requiring high speed and moderate resolution. Achieving a GSps sampling rate with a single-channel ADC results in low energy efficiency, limited by the analog performance of transistors in CMOS technology. The time-interleaved architecture offers a viable solution by interleaving multiple ADCs. However, despite being an established architecture, it poses challenges to avoid degrading the single- channel performance when enabling the time-interleaving mode: driving a switched input impedance, inter-channel crosstalk, and sub-ADC mismatches. Moreover, the single- channel ADC needs to have a high sampling frequency to reduce the number of slices, thus reducing the effect of these issues. This work starts from the design of a single-channel ADC and arrives at the implementation of a TI converter during three projects. The SAR architecture is chosen among the possible ones for its energy efficiency and simplicity. The research focuses on optimizing its speed and linearity. The first project increases the SAR conversion robustness to settling errors employing three main techniques: redundancy, a full-custom unit capacitor for the capacitive digital-to-analog converter (CDAC), and a novel switching algorithm. The second project proposes a linearization technique for SAR ADCs to reduce the distortion caused by the non-linear comparator input capacitance. Finally, the last part of this thesis deals with the design of a 2-GSps TI ADC. It employs eight SAR ADCs equal to the second prototype. The issues in time-interleaved converters mentioned above are addressed as follows. First, an input buffer with improved high-frequency linearity drives the sub-ADC array. It reduces the distortion due to the inter-channel crosstalk through the input network. Second, each SAR ADC includes a reference voltage buffer that rejects supply and ground voltage disturbances, thus reducing the inter-channel crosstalk through the reference distribution network that degrades the converter resolution. Third, on-chip background calibrations mitigate the effect of sub-ADC mismatches. The converters are implemented in a 28-nm CMOS technology. The first SAR ADC achieves a 150-MSps speed with a 10.2-ENOB resolution. It validates the proposed techniques, which results in good resolution and linearity compared to other SAR ADCs with similar sampling rates and resolutions. The second prototype achieves a sampling frequency of 250 MHz with an 11-bit resolution. After enabling the proposed linearization technique, measurement results show an increase of approximately 17 dB of the SAR ADC SFDR. This converter has been employed to implement the 2-GSps TI ADC. The measurement results show a 57.3-dB and a 70.1-dB SNDR and SFDR, respectively, close to the Nyquist frequency. The SNDR degrades by only 1.76 dB on a 1-GHz bandwidth, comparing the TI and single-channel ADC performances. It dissipates 118 mW, including input buffer and digital calibrations.

La grande diffusione di internet e l’enorme quantità di dispositivi connessi ci consentono di avere una vita digitale oltre alla realtà analogica in cui viviamo. Ciò è stato reso possibile da un enorme sforzo ingegneristico portato avanti dalle comunità scientifica e industriale per rispondere a un esigenza di banda da parte degli utenti. I recenti standard wireless, come il 5G New Radio (NR), sono stati sviluppati per alte velocità e un uso efficiente dello spettro. In questo contesto, il convertitore analogico-digitale (ADC) è un elemento chiave nei ricevitori perché è il ponte che le informazioni analogiche attraversano per entrare nel regno digitale, dove avviene l’elaborazione delle informazioni. Esso trae grandi benefici dallo scaling della tecnologia CMOS. Pertanto, le funzioni analogiche sono state progressivamente spostate nel dominio digitale. Ciò consente il progetto di ricevitori capaci di acquisire larghe bande con una bassa occupazione di area, perché alcuni componenti analogici possono essere rimossi dalla catena di acquisizione del segnale. Ciò è stato reso possibile dall’attenzione che la comunità scientifica ha posto sul miglioramento delle prestazioni degli ADC. Questa tesi si concentra sugli ADC per le applicazioni wireless, che richiedono alta velocità e risoluzione moderata. Il raggiungimento di una frequenza di campionamento dell’ordine dei giga-campioni al secondo con un ADC a canale singolo comporta una bassa efficienza energetica, per i limiti che la technologia impone alle prestazioni analogiche dei dispositivi. L’architettura time-interleaved (TI) supera questo limite impiegando più convertitori in parallelo. Tuttavia, nonostante sia un’architettura consolidata, ci sono dei problemi che portano a una degradazione delle prestazioni a canale singolo quando si abilita la modalità time-interleaving: un’impedenza di ingresso commutata, diafonia tra i canali e il mismatch tra loro. Inoltre, il singolo canale deve avere un’elevata frequenza di campionamento per ridurre il numero totale di ADC, riducendo così l’effetto di questi problemi. Questa tesi parte dalla progettazione del singolo canale fino ad arrivare all’implementazione di un convertitore TI. Tra le possibili architetture, quella SAR è stata scelta per la sua efficienza energetica e semplicità. La ricerca presentata si focalizza sull’ottimizzazione della velocità a linearità degli ADC SAR impiegati nei convertitori TI. Il primo progetto si concentra sull’aumento della robustezza della conversione SAR agli errori di settling impiegando tre tecniche principali: ridondanza, un condensatore full-custom per il convertitore digitale-analogico capacitivo (CDAC) e un nuovo algoritmo di conversione. Un secondo prototipo si concentra sul miglioramento della linearità del convertitore, che è degradata dalla capacità di ingresso non lineare del comparatore. Questo prototipo è impiegato in un ADC TI a 2 GSps, descritto nella parte finale di questo elaborato. Un buffer di ingresso pilota gli otto ADC e include una tecnica per migliorare la sua linearità ad alta frequenza. La presenza del buffer riduce la distorsione dovuta alla diafonia attraverso la rete di ingresso. Ogni ADC SAR include un buffer della tensione di riferimento che reietta i disturbi sulla tensione di riferimento e la massa del CDAC, riducendo così la diafonia attraverso la rete di distribuzione della tensione di riferimento che degrada la risoluzione del convertitore. Infine, i mismatch tra i vari canali sono ridotti con la presenza di calibrazioni digitali real-time integrate nel chip. Questi ADC sono implementati su silicio in una technologia CMOS a 28 nm. Il primo prototipo raggiunge una velocità di 150 MSps con una risoluzione di 10,2 ENOB. Esso valida le tecniche proposte e ottiene buone prestazioni se confrontato con altri lavori pubblicati. Il secondo prototipo, invece, raggiunge una frequenza di campionamento di 250 MHz con una risoluzione di 11 bit. I risultati della caratterizzione mostrano un aumento di circa 17 dB dell’SFDR dell’ADC dopo aver abilitato la tecnica di linearizzazione proposta. Infine, l’ADC TI ha una frequenza di campionamento di 2 GHz e 11 bit di risoluzione. La caratterizzazione dell’ADC mostra un SNDR e SFDR rispettivamente di 57,3 dB e 70,1 dB. L’SNDR dell’ADC TI si degrada di soli 1,76 dB su una banda di 1 GHz rispetto all’SNDR del singolo canale. Il convertitore dissipa 118 mW, includendo le calibrazioni digitali e il buffer in ingresso.