Calibration techniques in reconfigurable time-interleaved ADCs

The demand for more connected devices, higher data rates, and lower-latency communications to enable next-generation applications has driven technological advancements in the last years, moving from the first-generation mobile networks to the fifth one (5G) and foreseeing the sixth generation in the near future. Each generation increases the data rate, introduces new features, adds flexibility to the standard, and improves performance. All these high-level aspects, defined in the communication standard, then translate to architecture and circuit-level requirements for the integrated circuits implementing the radio link. Wireless transceivers are incredibly complex systems that require detecting weak signals in the presence of strong interference. Analog-to-digital converters (ADCs) are critical components of the receiver chain, as they are placed at the boundary between the analog and the digital domain and are typically a performance bottleneck for the overall receiver chain. Modern communication standards targeting high bandwidths exploit, among others, wide channels, channel aggregation, and high-order modulation schemes, which translate to the ADC specifications. The 5G NR FR2 standard exploits wide channels at millimeter waves to avoid the crowded low-frequency spectrum and increase the data rate. Channels as large as 400 MHz, which extend to 1.2 GHz considering channel aggregation, demand for ADCs with sampling rates of a few GHz. Moreover, complex modulation schemes push for higher ADC resolutions with a sufficiently clean spectrum to avoid unwanted signals falling in the band of interest. This Ph.D. thesis discusses the concept, modeling, and practical design of time-interleaved (TI) ADCs targeting the 5G NR specifications. Time interleaving poses significant challenges to achieving the required performance due to sub-ADC mismatches, channel interactions, and the large front-end load. The techniques presented in this thesis allow overcoming these limitations, leading to a TI ADC with more than 9 bits of resolution at 2 GS/s with a high-frequency spurious-free dynamic range (SFDR) of about 70 dBc.

La ricerca tecnologica degli ultimi decenni è stata spinta dal sempre maggior numero di dispositivi mobili connessi alla rete, dalla richiesta di velocità di connessione sempre più elevate e dalla necessità di bassa latenza, che hanno guidato la transizione dalla prima generazione di standard per comunicazioni mobili alla quinta (5G), con la sesta prevista per il prossimo futuro. Ogni generazione aumenta il data rate, introduce nuove funzionalità, aggiunge flessibilità allo standard e aumenta complessivamente le prestazioni. Tutti questi aspetti di sistema, che sono definiti all’interno dello standard, si riflettono nell’architettura e nelle specifiche dei blocchi circuitali che effettivamente lo implementano. I transceiver wireless sono sistemi estremamente complessi, che devono essere in grado di discriminare segnali in ingresso molto deboli in presenza di grosse interference. I convertitori analogico-digitale (ADC) sono tra i componenti critici del ricevitore, in quanto sono posizionati all’interfaccia tra il dominio analogico e quello digitale e sono spesso uno dei fattori che limitano le prestazioni dell’intero sistema. Per ottenere elevate velocità di trasmissione, i moderni sistemi di comunicazione sfruttano canali a larga banda, aggregazione di più canali (channel aggregation) e modulazioni ad elevato ordine, che quindi si riflettono sulle specifiche dell’ADC stesso. Lo standard 5G NR FR2 sfrutta canali a millimeter waves per evitare lo spettro a basse frequenze, occupato dalla maggioranza degli altri standard di comunicazione, ed aumentare il data rate. L’utilizzo di canali con bande fino a 400 MHz, che si estendono fino a 1.2 GHz grazie alla channel aggregation, richiede ADC con frequenze di campionamento di alcuni GHz. Inoltre, gli schemi di modulazione impiegati richiedono ADC con elevate risoluzioni e con uno spettro sufficientemente pulito per evitare che il segnale di interesse venga corrotto. Questa tesi di dottorato presenta il concetto di time-interleaving (TI) nei convertitori analogico-digitale e il relativo modello matematico, e mostra il design di un prototipo per applicazioni 5G NR. La tecnica del time-interleaving pone serie difficoltà pratiche a causa dei mismatch tra i sub-ADC che lo costituisco, le interazioni tra i vari canali e l’eccessivo carico commutato mostrato al relativo driver (front-end). Le tecniche presentate in questa tesi permettono di superare queste limitazioni, ottenendo una risoluzione di più di 9 bit equivalenti a 2 GS/s con uno spurious-free dynamic range (SFDR) ad alta frequenza di circa 70dBc.