Extending CACTI for 10T SRAM cells: simulation and comparison with 6T and 8T designs

The evolution of SRAM memories is driven by the need to balance performance, energy consumption, and reliability, especially in critical applications such as microprocessors and cache memories. Although the 6T cell is the industrial standard, the growing challenges related to scalability and stability have led to the development of alternative architectures, such as 8T and 10T SRAM, which introduce separate read paths to improve reliability and reduce operational errors. This work involves the use of the CACTI tool, capable of estimating the performance of memories and other memory elements in digital systems. In particular, it focuses on the integration and analysis of the 10T SRAM cell within CACTI, with the aim of comparing its performance with the 6T and 8T configurations. Significant structural modifications have been made to the CACTI code to support the new architecture, including the update of the row decoder, the demux, the wordline driver, and the redefinition of the calculation of parasitic capacitances. Furthermore, for the 8T cell, the sense amplifier has been replaced with a skewed inverter for a more accurate modeling of the read path. The simulations carried out show the impact of the larger size of the 10T SRAM cell on the energy performance and delay of the memory system, as well as highlighting how the use of the skewed inverter for reading in the 8T SRAM cell can slow down data reading. Moreover, this work demonstrates the flexibility of the CACTI tool in modeling new SRAM architectures, providing an effective tool for memory design and optimization.

L’evoluzione delle memorie SRAM è guidata dalla necessità di bilanciare prestazioni, consumo energetico e affidabilità, specialmente in applicazioni critiche come microprocessori e memorie cache. Sebbene la cella 6T sia lo standard industriale, le crescenti sfide legate alla scalabilità e alla stabilità hanno portato allo sviluppo di architetture alternative, come la SRAM 8T e 10T, che introducono percorsi di lettura separati per migliorare l’affidabilità e ridurre gli errori operativi. Questo lavoro prevede l’utilizzo del tool CACTI, in grado di stimare le prestazioni delle memorie e di altri elementi di memoria nei sistemi digitali. In particolare, si concentra sull’integrazione e l’analisi della cella SRAM 10T all’interno di CACTI, con l’obiettivo di confrontarne le prestazioni rispetto alle configurazioni 6T e 8T. Sono state apportate modifiche strutturali significative al codice di CACTI per supportare la nuova architettura, comprendendo l’aggiornamento del decoder di riga, del demux, del wordline driver e la ridefinizione del calcolo delle capacità parassite. Inoltre, per la cella 8T, è stato sostituito il sense amplifier con uno skewed inverter per una modellazione più accurata del percorso di lettura. Le simulazioni effettuate mostrano l’impatto della maggiore dimensione della cella SRAM 10T sulle prestazioni energetiche e sul ritardo del sistema di memoria, oltre a evidenziare come l’utilizzo dello skewed inverter per la lettura nella cella SRAM 8T possa rallentare la lettura dei dati. Inoltre, questo lavoro dimostra la flessibilità del tool CACTI nel modellare nuove architetture SRAM, fornendo uno strumento efficace per la progettazione e ottimizzazione delle memorie.