Design of an inductorless power-gating multiplying delay-locked-loop in 28nm CMOS technology

Integrated circuits draw significant benefits from the advancements in technology scaling, mainly due to the reduced area occupation, which decreases costs and allows for easier embedding in modern smart devices. However, conventional integrated frequency synthesizers are based on LC-oscillators in a Phase Locked Loop (PLL), which rely on cumbersome inductors that do not benefit from technology scaling. In this context, PLLs based on ring oscillators (RO-PLLs) represent an appealing alternative, due to their significantly reduced area occupation and improved scalability. These advantages come at the cost of a substantially worse power-vs-noise trade-off. For this reason, the employment of RO-PLLs in low noise applications is deemed as impractical. Nevertheless, by adopting different locking schemes from the PLL, capable of more aggressive filtering of the oscillator noise, it is possible to relax the aforementioned limitation. Such schemes are based on the injection locking mechanism, consisting in the reset of the oscillator jitter by periodic realignment to a clean reference signal. The two main architectures that exploit injection locking are the Multiplying Delay-Locked Loop (MDLL), and the Injection-Locked Clock Multiplier (ILCM). However, previous implementations of these systems in literature highlighted their inadequacy to generate output frequencies above 10GHz. This thesis proposes a low jitter multiplying delay-locked-loop architecture that exploits power-gating to achieve a maximum output frequency of 12.5GHz. System level MATLAB simulations and post-layout circuit simulations confirm the validity of the proposed architecture.

I circuiti integrati traggono notevoli vantaggi dai progressi dello scaling tecnologico, principalmente grazie alla ridotta area occupata, che ne riduce i costi e consente una più facile integrazione nei moderni dispositivi intelligenti. Tuttavia, i sintetizzatori di frequenza integrati sono solitamente basati su oscillatori LC in Phase Locked Loop (PLL), che utilizzano induttori dall'elevata occupazione di area e che non beneficiano dallo scaling tecnologico. A tal proposito, i PLL basati su ring oscillator (RO-PLL), grazie alla loro occupazione di area significativamente ridotta, costituiscono un'interessante alternativa, prestandosi meglio allo scaling tecnologico. Questi vantaggi si ottengono a scapito di un compromesso notevolmente peggiore tra potenza dissipata e rumore. Per questo motivo, l'impiego di RO-PLL in applicazioni a basso rumore è ritenuto poco pratico. Ciononostante, adottando sistemi di locking diversi dal PLL, capaci di filtrare più aggressivamente il rumore dell'oscillatore, è possibile mitigare la limitazione sopracitata. Tali sistemi si basano sul meccanismo dell'injection locking, che consiste nell'azzeramento del jitter dell'oscillatore mediante riallineamento periodico ad un segnale di riferimento pulito. Le due principali architetture che sfruttano l'injection locking sono il Multiplying Delay-Locked Loop (MDLL) e l'Injection Locked Clock Mutliplier (ILCM). Tuttavia, le precedenti implementazioni di questi sistemi presenti in letteratura ne hanno evidenziato l'incapacità a generare frequenze di uscita superiori a 10 GHz. Questa tesi propone un multiplying delay-locked loop a basso jitter che sfutta il power-gating per superare questa limitazione, in grado di generare una frequenza in uscita pari a 12.5GHz. Simulazioni di sistema su MATLAB e simulazioni circuitali post-layout confermano la validità dell'architettura proposta.