A DTC-range-reduction technique based on a low-jitter power-gated oscillator for a digital PLL in 55nm BiCMOS

The exponential growth of Internet networks observed over the last decades has posed new challenges in the design of wireless transceivers. One of the most critical blocks in a wireless system is the local oscillator (LO), exploited for the modulation and demodulation of the data, whose phase noise limits the achievable error-vector magnitude. For this reason, the demanding data rates of recent and next-generation modulation schemes require the implementation of local oscillators capable of achieving ultra-low jitter and high spectral purity. The typical implementation of an LO is a phase-locked loop (PLL), a negative feedback system that is apt to generate a signal with stable frequency at its output, starting from a low-frequency reference. A digital fractional-N architecture is a common solution to implement a low-noise local oscillator while guaranteeing high frequency resolution and robustness across PVT variations. A typical implementation of such systems comprises a digital-to-time converter (DTC), to guarantee a high spectral purity of the output signal. However, the DTC faces significant trade-offs between noise, linearity and power, and recently-proposed architectures aim at breaking these trade-offs, in order to achieve lower levels of noise and nonlinearity. This thesis presents a novel DTC-range-reduction technique based on a power-gated oscillator (PGO). The presented technique performs the functionalities of a coarse-resolution DTC, and it is capable of achieving improved jitter and linearity performances with respect to state-of-the-art DTC designs. Additionally, a proper phase detector and control logic to cooperate with the proposed PGO are properly designed to minimize power and jitter overhead. Post-layout simulations of the PGO together with the phase detector and control logic confirm the validity of the proposed design, yielding 13.3 fs integrated rms jitter and 14 fs peak-to-peak integral nonlinearity, while consuming 4.6 mW.

La crescita esponenziale delle reti Internet osservata negli ultimi decenni ha posto nuove sfide al design di ricetrasmettitori wireless. Uno dei blocchi più critici in un sistema wireless è l'oscilatore locale (LO), sfruttato per la modulazione e demodulazione dei dati, e il cui rumore di fase limita il modulo del vettore errore ottenibile. Pertanto, le esigenti frequenze di trasferimento dei dati degli schemi di modulazione recenti e futuri richiedono l'implementazione di oscillatori locali in grado di ottenere jitter ultra basso e un'elevata purezza spettrale. La tipica implementazione di un LO è un phase-locked loop (PLL), un sistema a retroazione negativa atto a generare un segnale a frequenza stabile alla sua uscita, partendo da un segnale a bassa frequenza. Un'architettura digitale a sintesi N-frazionaria è una soluzione diffusa per implementare un oscillatore locale a basso rumore garantendo elevata risoluzione spettrale e robustezza a fronte di variazioni PVT. Un'implementazione tipica di questi sistemi comprende un digital-to-time converter (DTC) per garantire un'elevata purezza spettrale del segnale di uscita. Tuttavia, i DTC presentano forti compromessi tra rumore, linearità e potenza, e le architetture proposte negli ultimi anni mirano a superare questi trade-off, al fine di ottenere livelli inferiori di rumore e non-linearità. Questa tesi presenta una nuova tecnica per la riduzione del range del DTC, basata su un oscillatore power-gated (PGO). La tecnica presentata svolge le funzioni di un DTC a risoluzione grezza ed è in grado di ottenere un miglioramento nelle performance di rumore e non-linearità rispetto ai design dei DTC allo stato dell'arte. Inoltre, un rivelatore di fase e una logica di controllo adatti a cooperare con il PGO proposto sono progettati per minimizzare l'aumento della potenza e del rumore. Le simulazioni post-layout dell'oscillatore power-gated, insieme al rivelatore di fase e alla logica di controllo, confermano la validità del design proposto, mostrando 13.3 fs di rumore integrato rms e 14 fs di non-linearità picco-picco, e consumando 4.6 mW.