Register-oriented verification and documentation flow for digital designs

The growth in complexity of modern digital devices, which results in an increase of the overall number of registers, made register verification a central and challenging aspect of the overall device development process. Whilst tools and frameworks specifically structured to aid register verification, like the Register Abstraction Layer provided by the Universal Verification Methodology already exist and are nowadays widely utilized, there are still issues that do not yet have a properly documented and accepted way of being tackled. The verification process needs to check that the behavior of the device under test (DUT) is coherent with the one provided by some sort of model, which usually is extracted from the documentation that accompanies the DUT itself, but there is still no clear way in which we can ensure that the provided documentation is complete and, most importantly, correct. At the same time, even with perfect documentation, there is still the issue of being unable to guarantee that all possible scenarios have been accounted for, together with the difficulty in tracking the progress of what has been checked in large projects. While generally the evaluation of these aspects is left to the expertise of the verification team, the goal of this thesis is exploring the possibility of extracting information related to these critical aspects from the register maps (regmaps) themselves, since it should contain most, if not all, the information related to the device behavior

L'aumento della complessità dei dispositivi digitali, con il conseguente aumento del numero di registri utilizzati, ha reso sempre più centrale nel processo di verifica digitale il ruolo dei registri. Sebbene esistano strumenti e strutture che assistono la verifica dei registri, come il Register Abstraction Layer (RAL) fornito dalla Universal Verification Methodology (UVM), ci sono ancora alcune problematiche per cui non esiste un approccio ben definito e documentato. Il processo di verifica deve assicurare che il comportamento del Device Under Test (DUT) sia coerente con ciò che è definito da un modello di riferimento, tipicamente ottenuto dalla documentazione che accompagna il DUT. Non esiste però una metodologia che permetta di controllare che la documentazione sia completa e, soprattutto, corretta. Allo stesso tempo, anche con una documentazione perfetta, esiste il problema di non riuscire a garantire che tutti gli scenari possibili siano stati considerati, assieme alla difficoltà di tracciare con precisione il progresso del processo di verifica in progetti di grandi dimensioni. Sebbene generalmente la valutazione di questi aspetti è lasciata all'esperienza del team di verifica, l'obiettivo di questa tesi è di esplorare la possibilità di estrarre informazioni legate a queste criticità direttamente dalle mappe di registri, poiché dovrebbero contenere la maggior parte, se non la totalità, delle informazioni relative al comportamento del dispositivo.