Custom neuron and synapse models of an analog neuromorphic chip for hardware-aware training

Neuromorphic computing represents a paradigm shift that promises ultra-low power consumption through brain-inspired architectures such as spiking neural networks (SNNs) implemented with analog CMOS circuits. However, training SNNs introduces fundamentally different challenges compared to conventional Artificial Neural Networks. A core difficulty lies in designing training algorithms that can effectively bridge the gap between idealized SNN models and the complex behavior of neuromorphic hardware. Training networks using complete transistor-level models proves utterly unfeasible due to extremely long simulation times. Conversely, networks trained with theoretical models such as the Leaky Integrate-and-Fire (LIF) experience significant performance degradation when deployed to silicon, as they fail to account for circuit-specific behaviors, device non-idealities, and environmental conditions. This work addresses this disconnect by developing hardware-aware neuron and synapse models that accurately reflect circuit-level behavior while remaining computationally efficient. Based on detailed SPICE simulations of a reference analog neuromorphic integrated chip, we designed custom models that capture key features including membrane dynamics, voltage-dependent reset mechanisms, programmable time constants, charge-weight synaptic relationships, floating gate quantization, and the effects of device mismatch. These models are designed for seamless integration into standard machine learning frameworks, facilitating their adoption in practical training pipelines. Validation on the temporal XOR benchmark task demonstrates the learning capability of the proposed hardware-aware models and the effectiveness of the training methodology. Networks trained with idealized models achieve high simulation accuracy but exhibit substantial performance drops when confronted with hardware variability. In contrast, our hardware-aware approach maintains consistent performance across simulation and deployment, successfully bridging the software-hardware gap.

Il calcolo neuromorfico rappresenta un cambio di paradigma che promette un consumo energetico ridotto attraverso architetture ispirate al cervello quali Reti Neurali Spiking (SNNs) implementate con circuiti CMOS analogici. Tuttavia, l'addestramento delle SNNs introduce sfide fondamentalmente diverse rispetto alle Reti Neurali Artificiali convenzionali. Una difficoltà centrale risiede nella progettazione di algoritmi di addestramento che possano colmare efficacemente il divario tra i modelli SNN ideali e il comportamento reale dell'hardware neuromorfico. L'addestramento di reti utilizzando modelli a livello dei transistori si rivela completamente impraticabile a causa di tempi di simulazione estremamente lunghi. Al contrario, le reti addestrate con modelli teorici come il Leaky Integrate-and-Fire (LIF) subiscono una significativa degradazione delle prestazioni quando implementate su silicio, poiché non riescono a tenere conto dei comportamenti specifici del circuito, delle non-idealità dei dispositivi e delle condizioni ambientali. Questo lavoro affronta questo gap sviluppando modelli di neuroni e sinapsi consapevoli dell'hardware che riflettono accuratamente il comportamento a livello di circuito rimanendo computazionalmente efficienti. Basandoci su simulazioni SPICE dettagliate di un chip integrato neuromorfico analogico di riferimento, abbiamo progettato modelli personalizzati che catturano caratteristiche chiave che includono le dinamiche del potentiale di membrana, i meccanismi di reset, le costanti di tempo programmabili, le relazioni sinaptiche, la quantizzazione del gate flottante e gli effetti del disaccoppiamento dei dispositivi. Questi modelli possono essere integrati nei framework standard di machine learning. La validazione sul task benchmark dello XOR temporale dimostra la capacità di apprendimento dei modelli hardware-aware proposti e l'efficacia della metodologia di addestramento. Le reti addestrate con modelli ideali raggiungono un'alta accuratezza in simulazione ma mostrano cali sostanziali di prestazioni quando confrontate con la variabilità dell'hardware. Al contrario, l'approccio hardware-aware mantiene prestazioni coerenti tra simulazione e implementazione, colmando con successo il divario software-hardware.