Analysis and implementation of dynamic weighted averaging technique in 28 nm CMOS for an high-speed, low-power coarse-fine NS-SAR ADC

This thesis presents the design and implementation of a Data Weighted Averaging (DWA) circuit block in 28-nm CMOS technology, aimed at improving the linearity and resolution of a coarse-fine Noise-Shaping Successive Approximation Register Analog-to-Digital Converter (NS-SAR ADC). The goal is to eliminate the need for post-fabrication calibration of the voltages produced by the capacitive digital-to-analog converter (CDAC). The work begins with a detailed introduction to the NS-SAR architecture, highlighting its operating principles and key performance trade-offs. This is followed by an in-depth literature review focused on mismatch shaping techniques, aimed at identifying the most suitable approach for integration within a coarse-fine NS-SAR architecture designed to meet specific low-power and medium-to-high speed requirements. Among the methods analyzed, Data Weighted Averaging emerged as the most appropriate solution. The thesis provides a detailed analysis of DWA's theoretical performance, implementation challenges, and inherent limitations. Subsequently, the DWA block is designed and implemented using digital design tools such as Cadence Genus® and Innovus®, with particular emphasis on performance optimization through careful constraint tuning during synthesis. The final design is validated through layout level simulation to ensure functional correctness and compliance with timing, power, and area requirements.

Questa tesi presenta la progettazione e l'implementazione di un blocco circuitale di Data Weighted Averaging (DWA) in tecnologia CMOS a 28 nm, con l'obiettivo di migliorare la linearità e la risoluzione di un convertitore analogico-digitale Noise-Shaping Successive Approximation Register (NS-SAR ADC) a struttura coarse-fine. Lo scopo è eliminare la necessità di calibrazione successiva alla fabbricazione delle tensioni prodotte dal convertitore digitale-analogico basato su elemenenti capacitivi (CDAC). Il lavoro inizia con un'introduzione dettagliata all'architettura NS-SAR, illustrandone i principi di funzionamento e i principali compromessi prestazionali. Segue una revisione approfondita della letteratura sulle tecniche di mismatch shaping, volta a identificare l'approccio più adatto per l'integrazione all'interno di un'architettura NS-SAR coarse-fine progettata per soddisfare specifici requisiti di bassa potenza e velocità medio-alta. Tra le tecniche analizzate, il Data Weighted Averaging è emerso come la soluzione più adatta. La tesi fornisce un’analisi dettagliata delle prestazioni teoriche del DWA, delle sfide implementative e delle sue limitazioni intrinseche. Successivamente, il blocco DWA è stato progettato e implementato utilizzando strumenti di progettazione digitale come Cadence Genus® e Innovus®, con particolare attenzione all’ottimizzazione delle prestazioni attraverso una accurata definizione dei vincoli di design in fase di sintesi. Il progetto finale è stato validato mediante simulazioni a livello layout per garantirne la correttezza funzionale e il rispetto dei requisiti di timing, consumo di potenza e occupazione di area.