Analysis and design of a power-efficient reference buffer using a power-gating technique for low-jitter phase-locked-Loops in 28nm CMOS technology

Modern communication and processing systems demand increasingly efficient frequency synthesis solutions. The growing need for connectivity and the rise of advanced protocols with high data rates and complex modulation schemes require ultra-low-noise transceivers. Meanwhile, AI and edge computing applications impose tight constraints on high-speed data conversion, pushing clock jitter below 10fs. To meet these requirements, these systems rely on local oscillators and clock generators typically implemented using phase-locked loops (PLLs), negative feedback systems that generate a stable and programmable output frequency from a low-frequency reference signal, usually provided by a crystal oscillator (XO), appreciated for its low cost and high stability, though limited in frequency. The low-noise sinusoidal output of the XO must be transformed into a square-wave by a reference buffer and inverter chain before reaching the PLL. In low-jitter architectures like sub-sampling PLLs (SSPLLs), the reference buffer becomes therefore a dominant noise source. The reference buffer is typically implemented as a single inverter, which suffers from cross-conduction due to slow input transitions from the low-frequency XO. To ensure minimal noise contribution and prevent degradation of the overall jitter performance, the inverter must be sized accordingly, often requiring large devices. This leads to extremely high power consumption, often overlooked in the literature, despite the fact that it can exceed that of the PLL itself. This thesis introduces a novel noise analysis methodology for inverter-based reference buffers operating under low input-slope conditions, and proposes a new power-gating technique that effectively eliminates cross-conduction by means of properly generated and calibrated control signals. The proposed approach significantly improves efficiency in scenarios characterized by slow input transitions, as is typically the case when a low-frequency crystal oscillator is used. The power-efficient reference buffer was implemented in a 28nm CMOS technology, and schematic simulations with back annotation confirm the correct functionality of the proposed technique.

I moderni sistemi di comunicazione e processamento dei segnali richiedono soluzioni di sintesi di frequenza sempre più efficienti. La crescente esigenza di connettività e l’adozione di protocolli avanzati con elevati data rate e schemi di modulazione complessi impongono l’uso di transceiver a bassissimo rumore. Allo stesso tempo, la diffusione di applicazioni basate su AI impone vincoli stringenti per la conversione dati ad alta velocità, richiedendo jitter del clock inferiori a 10fs. Per soddisfare queste esigenze, gli oscillatori locali e i generatori di clock vengono realizzati tramite phase-locked loops (PLLs), sistemi a retroazione negativa che generano una frequenza d’uscita stabile e programmabile partendo da un segnale di riferimento a bassa frequenza. Tale riferimento è spesso fornito da un crystal oscillator (XO), ampiamente utilizzato per il suo basso costo e l’elevata stabilità, sebbene limitato nella frequenza operativa. Il segnale sinusoidale dell’XO deve essere convertito in onda quadra da una catena composta da un reference buffer e una serie di inverter, prima di essere fornito al PLL. In architetture a basso jitter, come i sub-sampling PLLs (SSPLLs), il rumore del reference buffer diventa uno dei principali contributi al rumore d’uscita. Il reference buffer è solitamente implementato con un singolo inverter, soggetto a cross-conduzione per via delle transizioni lente in ingresso provenienti dal XO. Per limitarne il rumore, sono richiesti transistor di grandi dimensioni. Ciò comporta un consumo di potenza molto elevato, trascurato in letteratura, nonostante possa superare quello dell’intero PLL. Questa tesi introduce una nuova analisi del rumore per inverter in condizioni di bassa pendenza in ingresso e propone una tecnica innovativa di power-gating, che elimina la cross-conduzione mediante segnali di controllo opportunamente generati e calibrati. La tecnica proposta migliora significativamente l’efficienza in presenza di transizioni lente in ingresso. Il reference buffer ad alta efficienza è implementato in tecnologia CMOS a 28nm, e simulazioni post-schematico con back annotation confermano il funzionamento della tecnica proposta.