Analysis, validation and characterization of the analog front-end for an HPGP-based power line communication SoC

The work of this thesis has been developed in the context of an increasing demand for a widespread sustainable mobility, focusing in particular on electric vehicles and charging stations. With smart grids gaining popularity, the need of a communication protocol which enables devices from different manufacturers to become interoperable is of utmost importance. That is exactly the goal of the HomePlug Green PHY (HPGP) standard, a Powerline Communication (PLC) protocol which requires low-power and low-cost chips. The restricted number of HPGP modem producers on the market has led STMicroelectronics to develop its own. The thesis’ activity focuses on the validation of the analog front-end (AFE) of the SoC in its different development stages. The dissertation begins with an introduction to low-level communication first, followed by an extensive description of the HPGP standard and the required physical layer. The concepts of carriers, orthogonal frequency division multiplexing (OFDM), quadrature phase shift keying (QPSK), discrete fourier transform and its inverse (DFT/IDFT) are investigated, aiming to define an HPGP message in both time and frequency domains. This preliminary analysis ends with a Matlab implementation of a complete standard message following the specification guidelines. The main analog characteristics, like peak-to-peak and RMS voltage, spectrum power level and bandwidth are evaluated. The hardware validation is split in two phases. It starts in laboratory, measuring the AFE prototype’s performances, ensuring the proper functioning of its features and that the regulations requirements are fulfilled. Each testbench setup is described and the results discussed. Lastly, the work proceeds simulating the behavior of the designed transceiver on Cadence Virtuoso environment with the scope of detecting possible issues and collecting results data, which will be used in a later stage to verify that the first chip meets the expectations.

Il lavoro di questa tesi è stato sviluppato nel contesto di una crescente domanda di una mobilità sostenibile diffusa, con focus particolare sui veicoli elettrici e le stazioni di ricarica. Data la crescente popolarità delle smart grid, la necessità di un protocollo di comunicazione che consenta l'interoperabilità tra dispositivi di diversi produttori è di fondamentale importanza. Il suddetto è proprio l’obiettivo di HomePlug Green PHY (HPGP), un protocollo di comunicazione Powerline (PLC) che richiede chip a basso costo e consumo. Il numero limitato di produttori di modem HPGP sul mercato ha spinto dunque STMicroelectronics a svilupparne uno proprietario. L’attività della tesi si concentra sulla validazione del front-end analogico (AFE) del SoC nelle sue diverse fasi di sviluppo. La presente dissertazione inizia con un’introduzione alla comunicazione di basso livello, seguita da una descrizione approfondita dello standard HPGP. Vengono analizzati i concetti di portanti, orthogonal frequency division multiplexing (OFDM), quadrature phase shift keying (QPSK), trasformata discreta di Fourier e la sua inversa (DFT/IDFT), con l’obiettivo di definire un messaggio HPGP nel dominio del tempo e della frequenza. Tale analisi preliminare si conclude con un’implementazione Matlab di un messaggio completo, seguendo le linee guida della specifica. I principali parametri analogici, come la tensione picco-picco e RMS, il livello di potenza dello spettro e la larghezza di banda, vengono valutati. La validazione hardware, invece, è suddivisa in due fasi. Inizia in laboratorio, misurando le prestazioni del prototipo di AFE, assicurandosi del corretto funzionamento delle sue funzionalità e del rispetto dei requisiti normativi. Ogni test setup è descritto e i risultati discussi. Infine, il lavoro procede simulando il comportamento del ricetrasmettitore integrato in ambiente Cadence Virtuoso, con lo scopo di rilevare eventuali problemi e raccogliere dati, i quali saranno utilizzati in una fase successiva per verificare che il primo chip soddisfi le aspettative.