Improving performances of the integrated time to amplitude converter in the silicon germanium technology

In the present work, a time-to-amplitude converter (TAC) is redesigned in order to achieve a better resolution for time correlated single photon counting (TCSPC) applications which request low noise, high speed, high resolution, low differential non-linearity (DNL), etc. The TAC is built mainly with a conversion stage and an output stage. The conversion stage is mainly realized with a single-ended operational transconductance amplifier (OTA) and the output stage is realized with a fully differential OTA for adapting to the analog-to-digital converter (ADC) block and also for achieving small disturbances, a low DNL, etc. The references of the system are designed with bandgap circuits to eliminate the possible negative effects caused by temperature variation. Furthermore the TAC can generate the resetting logic by itself, so it can be suitable for multi-applications which is realized through a simple delay line conception. To realize it, a ring oscillator generates the periodic signal that passes some programmable logical ports to provide the variable delay value of 35ns, 60ns, or 110ns. The TAC is designed with AMS-S35 technology that is the Bi-CMOS process with the minimum MOS transistor’s channel length of 0.35μm. To conclude the achievements, this TAC designed with the variable full scale of 12.5ns, 25ns, 50ns or 100ns has a full width at half maximum (FWHM) resolution of 22.03ps with the 50-ps full scale and its DNL is between 5ns and 45ns almost between ±0.1% with an occupied area only of 0.12mm2.

In questo lavoro di tesi, è stato riprogettato un convertitore tempo-ampiezza (TAC) per applicazioni di TCSPC che richiedono rumore basso, una velocità alta, una risoluzione alta, una linearità non-differenziale (DNL) bassa, per ottenere una migliore risoluzione temporale. Il TAC è principalmente costituito da uno stadio di conversione e uno stadio d'uscita. Lo stadio di conversione è principalmente realizzato con un amplificatore operazionale a transconduttanza (OTA) single-ended, mentre lo stadio d'uscita è realizzato con un OTA completamente differenziale per adattare l'uscita al successivo ADC ed anche per aver pocchi disturbi, basso rumore, buona DNL, eccetera. I riferimenti del sistema sono progettati con circuiti di bandgap per eliminare l'effetto dovuto alla variazione della temperatura. Inoltre il TAC può generare autonomamente il segnale di reset, attraverso una linea di ritardo, quindi è più adatto per applicazioni multi-canale. Per generarlo, un'oscillatore d'anello genera il segnale periodico che passa delle porte logiche programmabili fornendo un valore di ritardo variabile tra 35ns, 60ns, or 110ns. Il TAC è progettato con la tecnologia AMS-S35, un processo Bi-CMOS con una lunghezza del canale minima del transistore MOS di 0.35μm. Per concludere, questo TAC progettato con un fondo scala variabile tra 12.5ns, 25ns, 50ns e 100ns ha una risoluzione della larghezza a metà altezza (FWHM) di 22.03ps con il fondo scala di 50ps. La DNL del TAC da 5ns a 45ns è tra -0.1% e 0.1% con un'area occupata solo di 0.12mm2.