Signal integrity analysis with ADC debug memory in high-speed serial links

This document presents the activities carried out during my master thesis at Marvell Technology, in collaboration with the validation team. Its aim is to introduce innovative methodologies for on-chip evaluation and characterization within the context of High-Speed SerDes transceivers, with particular emphasis on the receiver block. The assessments utilize a dedicated infrastructure known as Debug Memory, which enables the collection of raw samples from the receiver ADC and facilitates in-depth performance analysis. The gathered data is subsequently examined and processed to extract various performance metrics. These techniques are designed to operate without external instrumentation, relying instead on the inherent capabilities of the transceiver. Specifically, after detailing the device architecture, relevant signals, and applicable test scenarios, a jitter detection method is introduced using demodulation of the sampled trace. Furthermore, by applying Equivalent-Time Sampling to a periodic pattern, the receiver is employed to implement a sampling oscilloscope, achieving oversampling through an adaptive frequency-domain reconstruction approach. Several applications of this on-chip oversampling technique are explored. Beyond assessing SNDR, channel pulse response, and eye diagram, the reconstructed signal is also used to evaluate ADC characteristics such as offset, gain, and timing error via linear regression. All simulations were conducted in a Python environment and subsequently validated in a lab setting using a physical setup.

Questo documento presenta le attività svolte durante la mia tesi magistrale presso Marvell Technology, in collaborazione con il team di validazione. L’obiettivo è introdurre metodologie innovative per la valutazione e caratterizzazione on-chip nel contesto dei transceiver High-Speed SerDes, con particolare enfasi sul blocco ricevitore. Le analisi si basano su un’infrastruttura dedicata, denominata Debug Memory, che consente la raccolta di campioni grezzi dall’ADC del ricevitore e facilita un’analisi approfondita delle prestazioni. I dati raccolti vengono successivamente esaminati e processati per estrarre diverse metriche prestazionali. Queste tecniche sono progettate per operare senza l’ausilio di strumentazione esterna, sfruttando invece le capacità intrinseche del transceiver. In particolare, dopo aver descritto l’architettura del dispositivo, i segnali coinvolti e gli scenari di test applicabili, viene proposta una tecnica di rilevamento del jitter tramite demodulazione della traccia campionata. Inoltre, applicando il campionamento in tempo equivalente a un pattern periodico, il ricevitore viene impiegato come oscilloscopio di campionamento, realizzando un’operazione di oversampling attraverso una tecnica adattiva di ricostruzione nel dominio della frequenza. Vengono esplorate diverse applicazioni di questa tecnica di oversampling on-chip. Oltre alla valutazione di SNDR, risposta all’impulso del canale ed eye diagram, il segnale ricostruito viene utilizzato anche per analizzare le prestazioni dell’ADC in termini di offset, guadagno ed errore di temporizzazione, tramite regressione lineare. Tutte le simulazioni sono state eseguite in ambiente Python e successivamente validate in laboratorio su un setup reale.