Improving resource utilization in high-level synthesis through vectorization

Hardware accelerators are increasingly employed to meet the growing computational demands of modern applications. However, their performance and efficiency are often limited by the availability of on-chip resources and by the design methods used to map high-level algorithms onto hardware. While parallelization and pipelining have been widely adopted to improve throughput, automatic approaches for reducing resource consumption remain less explored. This thesis introduces a framework that applies vectorization to optimize the consumption of resources in hardware accelerators. By identifying vectorizable operations and transforming scalar computations into vector operations, the framework reduces the required logic and memory resources without compromising throughput. The approach integrates seamlessly with existing high-level synthesis tools, enabling designers to exploit vectorization with minimal manual intervention. To evaluate the proposed framework, we implemented and tested a range of representative accelerators on Field-Programmable Gate Arrays (FPGAs). Experimental results show notable reductions in resource utilization while maintaining performance comparable to conventional implementations. These findings highlight vectorization as a promising design strategy for creating more efficient hardware accelerators across a variety of platforms.

Gli acceleratori hardware sono sempre più utilizzati per soddisfare le crescenti esigenze computazionali delle applicazioni moderne. Tuttavia, le loro prestazioni ed efficienza sono spesso limitate dalla disponibilità di risorse on-chip e dai metodi di progettazione impiegati per mappare algoritmi di alto livello sull’hardware. Sebbene parallelizzazione e pipelining siano ampiamente usati per incrementare il throughput, gli approcci automatici per ridurre il consumo di risorse restano meno esplorati. Questa tesi introduce un framework che applica la vettorizzazione per ottimizzare il consumo di risorse negli acceleratori hardware. Identificando le operazioni vettorizzabili e trasformando i calcoli scalari in operazioni vettoriali, il framework riduce la logica e la memoria necessarie senza compromettere il throughput. L’approccio si integra perfettamente con gli strumenti di sintesi ad alto livello, consentendo agli sviluppatori di sfruttare la vettorizzazione con un intervento manuale minimo. Per valutare il framework proposto, sono stati implementati e testati diversi acceleratori su Field-Programmable Gate Arrays (FPGA). I risultati sperimentali mostrano riduzioni significative nell’utilizzo delle risorse, mantenendo prestazioni paragonabili alle implementazioni tradizionali. Questi risultati evidenziano la vettorizzazione come una strategia promettente per la progettazione di acceleratori hardware più efficienti su diverse piattaforme.