CMOS analog memory based on floating-gates: characterization and application to neuromorphic hardware

In recent years, the limitations of the classical von Neumann architecture have become increasingly evident, proving to be inadequate for the growing diffusion of applications that require high computational power. The strict separation between processing units and memory, which characterizes this paradigm, forces data to travel continuously, creating a bottleneck in terms of both time and energy efficiency. To overcome these limitations, one of the most promising solutions is neuromorphic computing. Neuromorphic systems aim to replicate the biological behavior of the human brain, exploiting its intrinsic characteristics of low-power consumption and real-time processing. A hardware-oriented approach to this paradigm requires the implementation of neurons as computational units and synapses as memory elements. In this context, analog solutions emerge as particularly suitable candidates. A crucial component in this context is represented by floating-gate devices. These devices provide long-term charge storage and allow adjustable synaptic weights through controlled modulation of the stored charge, making them highly effective for realizing biologically inspired architectures. This thesis aims to investigate the behavior and performances of a floating gate devices employed in neuromorphic systems, with a specific focus on programming and reliability. Programming is carried out exclusively through tunneling, in order to meet the low-power consumption requirements, and exhibits a stochastic behavior consistent with the intrinsic nature of the tunneling process, experimentally confirmed. Throughout the characterization, a linearization procedure was employed to achieve fine and controlled tuning of the floating-gate charge, yielding satisfactory results. The experiments also demonstrate the fundamental role of temperature regulation systems in preventing temperature-induced misreadings of the floating gate charge, in accordance with the expected behavior of devices operating in the subthreshold regime. Building upon the insights obtained from device characterization, a solution is presented for the on-chip programming of floating-gate. The proposed design represents a preliminary approach for the linearization strategy, aimed at meeting the requirements of precision, low power consumption, and area efficiency of neuromorphic hardware.

Negli ultimi anni, i limiti della classica architettura von Neumann sono diventati sempre più evidenti, rivelandosi inadeguata per la crescente diffusione di applicazioni che richiedono elevata potenza di calcolo. La netta separazione tra unità di elaborazione e memoria, che caratterizza questo paradigma, obbliga i dati a viaggiare continuamente, generando un collo di bottiglia sia in termini di tempo che di efficienza energetica. Per superare questi limiti, una delle soluzioni più promettenti è il calcolo neuromorfico. I sistemi neuromorfici mirano a replicare il comportamento biologico del cervello umano, sfruttandone le caratteristiche intrinseche di basso consumo energetico e elaborazione in tempo reale. Un approccio orientato all’hardware a questo paradigma richiede l’implementazione di neuroni come unità di calcolo e sinapsi come elementi di memoria. In questo contesto, le soluzioni analogiche si rivelano particolarmente adatte. Un componente cruciale in questo ambito è rappresentato dai dispositivi a floating-gate. Questi dispositivi consentono l’immagazzinamento a lungo termine della carica e permettono di regolare i pesi sinaptici attraverso la modulazione controllata della carica immagazzinata, rendendoli altamente efficaci per la realizzazione di architetture ispirate al comportamento biologico.Questa tesi si propone di investigare il comportamento e le prestazioni dei dispositivi a floating-gate impiegati nei sistemi neuromorfici, con particolare attenzione alla programmazione e all’affidabilità. La programmazione viene effettuata esclusivamente tramite tunneling, al fine di soddisfare i requisiti di basso consumo energetico, e mostra un comportamento stocastico coerente con l'intriseca natura del processo di tunneling, confermato sperimentalmente. Durante la caratterizzazione, è stata applicata una procedura di linearizzazione per ottenere una regolazione fine e controllata della carica dei floating-gate, con risultati soddisfacenti. Gli esperimenti hanno inoltre evidenziato il ruolo fondamentale dei sistemi di regolazione della temperatura per prevenire errori di lettura della carica immagazzinata, in linea con il comportamento atteso dei dispositivi operanti in regime di sottosoglia. Sulla base delle informazioni ottenute dalla caratterizzazione dei dispositivi, viene presentata una soluzione per la programmazione on-chip dei floating-gate. Il design proposto rappresenta un approccio preliminare alla strategia di linearizzazione, finalizzato a soddisfare i requisiti di precisione, basso consumo energetico ed efficienza in termini di area dell'implementazione hardware di circuiti neuromorfici.