Analysis and design of high-perfomance crystal oscillators for low-jitter phase-locked loops in 28 nm CMOS technology

Modern communication and high-performance processing systems require increasingly precise and power-efficient clock generation. The adoption of advanced communication standards relies on complex modulation schemes that demand ultra-low-noise transceivers, while high-speed data converters are pushing jitter requirements well below 10 fs. All these systems depend on phase-locked loops (PLLs) for frequency synthesis. PLLs exploit negative feedback to generate stable and programmable high-frequency clocks starting from a low-frequency reference. In recent years, significant research efforts have focused on improving the internal building blocks of PLLs, achieving remarkable performance in terms of Phase Noise and jitter. However, as systems requirements continue to tighten, the reference signal generation itself becomes a critical bottleneck. The reference is commonly produced by a crystal oscillator (XO) and delivered to the PLL through a reference buffer, whose noise contribution can directly limit the overall system performance. Quartz crystal oscillators are widely used due to their low cost, excellent frequency stability, and very low Phase Noise, although their operating frequency is inherently limited. This thesis presents an analysis of two crystal oscillator topologies: the conventional Pierce oscillator and the more recent pulse-injection oscillator. Their operating principles and noise mechanisms are deeply investigated, and, based on this analysis, an ultra-low-noise Pierce oscillator and its reference buffer are designed and optimized with the goal of minimizing jitter, while maintaining reasonable power consumption. The proposed design was implemented in 28 nm CMOS technology, and post-layout simulations were carried out to validate the design choices and evaluate the achievable Phase Noise performance.

I moderni sistemi di comunicazione e di elaborazione ad alte prestazioni richiedono una generazione di clock sempre più precisa ed efficiente. L’adozione di standard di comunicazione avanzati si basa su schemi di modulazione complessi che impongono l’uso di transceiver a rumore estremamente ridotto, mentre i convertitori dati ad alta velocità stanno spingendo i requisiti di jitter ben al di sotto dei 10 fs. Tutti questi sistemi si affidano a phase-locked loop (PLL) per la sintesi di frequenza. I PLL sfruttano la retroazione negativa per generare clock ad alta frequenza stabili e programmabili a partire da un reference a bassa frequenza. Negli ultimi anni, notevoli sforzi di ricerca si sono concentrati sul miglioramento dei blocchi interni dei PLL, ottenendo ottime prestazioni in termini di rumore di fase e jitter. Tuttavia, con il continuo irrigidirsi delle specifiche di sistema, la generazione del segnale di reference sta diventando un collo di bottiglia critico. Il reference è comunemente prodotto da un oscillatore al quarzo (XO) e trasferito al PLL tramite un reference buffer, il cui contributo di rumore può limitare direttamente le prestazioni complessive del sistema. Gli oscillatori al quarzo sono ampiamente utilizzati grazie al loro basso costo, all’eccellente stabilità in frequenza e al basso rumore di fase, sebbene la loro frequenza operativa sia limitata. Questa tesi presenta un’analisi di due topologie di oscillatori al quarzo: il classico Pierce e il più recente pulse-injection. I loro principi di funzionamento e i meccanismi di rumore vengono analizzati in dettaglio, e, sulla base di tale analisi, vengono progettati e ottimizzati un oscillatore Pierce a bassissimo rumore e il relativo buffer, con l’obiettivo di minimizzare il jitter mantenendo al contempo un consumo di potenza contenuto. Il progetto proposto è stato implementato in tecnologia CMOS a 28 nm e simulazioni post-layout sono state eseguite per validare le scelte progettuali e valutare le prestazioni ottenibili in termini di rumore di fase.