Integration of ramulator 2.0 into Panda Bambu HLS framework

High-level synthesis (HLS) tools enable the generation of hardware accelerators from high-level programming languages, but their simulation flows often do not accurately model external memory behavior. As a result, performance estimates for memory-intensive designs may be unrealistic. This thesis presents the integration of the cycle-accurate DRAM simulator Ramulator 2.0 into the Panda Bambu HLS framework in order to enable memory-aware simulation of generated accelerators. The work includes adapting Ramulator for embedded use, simplifying its build configuration, and extending Panda Bambu’s simulation interface and build system to support optional DRAM-based timing modeling. A synchronization framework is proposed to coordinate RTL and DRAM simulation cycles while preserving deterministic execution. Although the complete synchronization mechanism and experimental validation remain future work, the integration establishes the necessary foundation for incorporating detailed DRAM timing into HLS-based performance estimation and improving the realism of simulation results.

Gli strumenti di High-Level Synthesis (HLS) consentono la generazione di acceleratori hardware a partire da linguaggi di programmazione ad alto livello, ma i loro flussi di simulazione spesso non modellano accuratamente il comportamento della memoria esterna. Di conseguenza, le stime delle prestazioni per progetti ad alta intensità di accessi alla memoria possono risultare irrealistiche. Questa tesi presenta l’integrazione del simulatore DRAM cycle-accurate Ramulator 2.0 nel framework HLS Panda Bambu, al fine di abilitare una simulazione consapevole della memoria degli acceleratori generati. Il lavoro comprende l’adattamento di Ramulator per l’uso embedded, la semplificazione della sua configurazione di build e l’estensione dell’interfaccia di simulazione e del sistema di build di Panda Bambu per supportare opzionalmente una modellazione temporale basata su DRAM. Viene proposto un framework di sincronizzazione per allineare il tempo di simulazione RTL con il tempo di simulazione della DRAM, mantenendo al contempo un’esecuzione deterministica. Sebbene il meccanismo completo di sincronizzazione e la validazione sperimentale rimangano sviluppi futuri, l’integrazione stabilisce le basi necessarie per incorporare una modellazione dettagliata dei tempi della DRAM nella stima delle prestazioni basata su HLS e per migliorare il realismo dei risultati di simulazione.