High-speed integrated routing logic for advanced TCSPC applications

In recent times, Time-Correlated Single Photon Counting (TCSPC) has become a lead- ing tool in biomedical and chemical fields, driving techniques like Fluorescence Lifetime Imaging Microscopy (FLIM). By precisely recording photon arrival times relative to a periodic laser excitation, TCSPC enables the high-resolution statistical reconstruction of extremely faint light signals. However, its repetitive nature imposes severe limits on acquisition speed to avoid pile-up distortion. While novel corrective algorithms mitigate pile-up, they necessitate much faster acquisition electronics capable of recording multiple photons per laser period. Currently, state-of-the-art systems remain fundamentally bottlenecked by the intrinsic dead time of time taggers—frequently tens to hundreds of nanoseconds. This prolonged dead time restricts the maximum achievable conversion frequency, making it difficult to fully exploit advanced measurement paradigms. This thesis addresses this technological gap through the complete transistor-level design of a highly versatile router ASIC. Initially tailor-made to drive an existing array of eight independent TAC cores, the architecture now serves as a general-purpose front-end solu- tion capable of driving commercial and next-generation time-taggers. By leveraging an 8-channel time-interleaving strategy, the design rapidly routes high-speed sensor signals sequentially, to the next available external converter, decoupling dense input bursts from the dead time of the time tagger. The router achieves a 1.67 Gsamples/s input rate. To preserve the exceptional precision of any subsequent conversion array, random jitter of the routing logic was minimized to approximately 595 fsrms, and the dominant contribution of deterministic power supply jit- ter was estimated and mitigated through a multi-domain Power Distribution Network. Finally, a second proof-of-concept ASIC is presented, enabling independent multi-channel routing and noise averaging, thereby paving the way for unprecedented scalability and versatility in TCSPC instrumentation.

Negli ultimi tempi, Time-Correlated Single Photon Counting (TCSPC) è diventato uno strumento di punta nei campi biomedico e chimico, guidando lo sviluppo di tecniche come la Fluorescence Lifetime Imaging Microscopy (FLIM). Registrando con precisione i tempi di arrivo dei fotoni rispetto a un’eccitazione laser periodica, TCSPC consente la ricostruzione statistica ad alta risoluzione di segnali luminosi estremamente deboli. Tuttavia, la sua natura ripetitiva impone severi limiti alla velocità di acquisizione per evitare la distorsione da pile-up. Sebbene nuovi algoritmi correttivi mitighino il pile-up, essi richiedono un’elettronica di acquisizione molto più veloce, in grado di registrare più fotoni per singolo periodo del laser. Attualmente, i sistemi all’avanguardia rimangono fondamentalmente limitati dal tempo morto intrinseco dei time tagger—frequentemente nell’ordine di decine o centinaia di nanosecondi. Questo tempo morto prolungato limita la massima frequenza di conversione ottenibile, rendendo difficile sfruttare appieno i metodi di misurazione avanzati. Questa tesi affronta tale divario tecnologico attraverso la progettazione completa a transistor-level di un ASIC di un router altamente versatile. Inizialmente creata su misura per pilotare un array esistente di otto core TAC indipendenti, l’architettura costituisce ora una soluzione front-end general-purpose in grado di pilotare time tagger commerciali e di nuova generazione. Sfruttando una strategia di time-interleaving a 8 canali, il router indirizza rapidamente i segnali ad alta velocità del sensore verso convertitori esterni in maniera sequenziale, disaccoppiando i fitti burst di ingresso dal tempo morto del time tagger. Il router raggiunge un input rate pari a 1.67 Gsamples/s. Per preservare l’eccezionale pre- cisione di qualsiasi array di conversione a valle, il jitter intrinseco della logica di routing è stato minimizzato a circa 595 fsrms e il contributo dominante del jitter deterministico dell’alimentazione è stato stimato e mitigato tramite una Power Distribution Network multi-dominio. Infine, viene presentato un secondo ASIC come proof-of-concept, che con- sente il routing multi-canale indipendente e il noise averaging, spianando così la strada a scalabilità e versatilità senza precedenti nella strumentazione TCSPC.