A loop-unrolled 2-Bit/Cycle front-end quantizer using reference-embedded comparators for a high-speed pipelined ADC

High-speed Analog-to-Digital Converters (ADCs) are a key enabler for modern communication and instrumentation systems requiring multi-gigahertz sampling rates and wide bandwidth operation. Among existing architectures, pipelined Successive Approximation Register (SAR) ADCs offer a favorable balance between speed and resolution; however, their overall performance is often constrained by the stage architecture especially the one adopted in the front-end stage. In order to enhance the speed of each stage, the sequential nature of the adopted SAR operation should be replaced with an architecture where parallelism defines it. This work focuses on the Multi-Bit-Per-Cycle (MBPC) architectures that enables partial parallelism, overcoming the issue of the conventional SAR, while maintaining a comparable energy-efficiency. However, the simultaneous resolution of multiple bits per cycle also introduces the challenge of generating multiple accurate reference levels, increasing the complexity of the comparator and reference-generation circuitry. This Thesis presents a 4-bit front-end (FE) quantizer for a pipelined-SAR ADC based on a 2-bit-per-cycle (2bpc) operation. The proposed architecture combines shared-tail and the proposed separate-tail topologies for reference-embedded dynamic comparators, a novel equalizing-switch technique to suppress input-dependent dynamic offset, and optimized SAR logic to enable 1~GS/s operation while maintaining the performance level of the reference architecture. Detailed analysis identified the dominant error sources and validated the proposed mitigation techniques.

I convertitori Analogico-Digitali (ADC) ad alta velocità rappresentano un elemento fondamentale per i moderni sistemi di comunicazione e strumentazione che richiedono frequenze di campionamento nell'ordine dei gigahertz e un'ampia larghezza di banda. Tra le architetture disponibili, gli ADC pipelined basati su Successive Approximation Register (SAR) offrono un favorevole compromesso tra velocità e risoluzione; tuttavia, le loro prestazioni complessive sono spesso limitate dall'architettura degli stadi, in particolare da quella adottata nello stadio di front-end. Per incrementare la velocità di ciascuno stadio, la natura sequenziale della conversione SAR deve essere sostituita da un'architettura caratterizzata da un certo grado di parallelismo. Questo lavoro si concentra sulle architetture Multi-Bit-Per-Cycle (MBPC), che introducono un parallelismo parziale, superando i limiti della conversione SAR convenzionale e mantenendo un'efficienza energetica comparabile. Tuttavia, la determinazione simultanea di più bit per ciclo introduce anche la necessità di generare molteplici livelli di riferimento accurati, aumentando la complessità del comparatore e del circuito di generazione dei riferimenti. Questa tesi presenta un quantizzatore di front-end (FE) a 4~bit per un ADC pipelined-SAR basato su una conversione a 2 bit per ciclo (2bpc). L'architettura proposta combina topologie shared-tail e la proposta separate-tail per comparatori dinamici reference-embedded, una nuova tecnica basata su uno equalizing switch per la soppressione dell'offset dinamico dipendente dall'ingresso e una logica SAR ottimizzata, consentendo un funzionamento a 1~GS/s mantenendo prestazioni comparabili a quelle dell'architettura di riferimento. Un'analisi dettagliata ha individuato le principali sorgenti di errore e validato l'efficacia delle tecniche di mitigazione proposte.