Design of a low-dead-time front-end ASIC for high-rate SiPM-based TCSPC in 55nm CMOS

This thesis presents the design and physical implementation of an ASIC front-end for Silicon Photomultipliers (SiPMs) in Time-Correlated Single-Photon Counting (TCSPC) systems. Implemented in a 55nm CMOS process, it targets applications such as FLIM, DOT, and LiDAR. Classical TCSPC is limited by pile-up distortion to one photon per laser cycle. Multi-photon algorithms like ProActive overcome this limit, but require readout electronics with sub-nanosecond dead times to resolve closely spaced events. A simplified electrical model of the SiPM and its interconnection parasitics shows that conventional single-ended DC-coupled front-ends are bottlenecked by the SiPM's slow recovery, producing high dead times and baseline-shift distortion at high count rates. To address this, the proposed architecture adopts a single-ended AC-coupled topology: a series coupling capacitor filters the slow avalanche-current component, drastically narrowing the pulse and reducing dead time at the cost of a manageable SNR penalty. The prototyped core integrates a regulated common-gate transimpedance amplifier (RCG-TIA), an OTA with a continuous-time DC servo loop, and a continuous-time leading-edge discriminator (LED), with off-chip signaling via 50-ohm CML drivers. The layout employs triple guard rings and deep isolation to protect the analog core from substrate noise. The tape-out adopted a conservative 2.5 pF coupling capacitor and the simplified OTA stage; an advanced CTLE and a four-channel event router were conceptualized but left out of this version to prioritize robustness. Post-layout (PEX) simulations validate the design, achieving an effective dead time of 700 ps and electronic RMS jitter below 10 ps. Compared with the state-of-the-art discrete front-end (1.68 ns dead time, 1.8 W), this monolithic 55nm ASIC substantially improves TCSPC throughput while drawing only about 23 mW. A pseudo-differential architecture is proposed for future work, targeting dead times as low as 300 ps.

Questa tesi presenta la progettazione e l'implementazione fisica di un ASIC di front-end per fotomoltiplicatori al silicio (SiPM) in sistemi di conteggio di singolo fotone correlato nel tempo (TCSPC). Realizzato in tecnologia CMOS 55nm, è destinato ad applicazioni come FLIM, DOT e LiDAR. Il TCSPC classico è limitato dalla distorsione di pile-up a un fotone per ciclo laser. Algoritmi multi-fotone come ProActive superano questo limite, ma richiedono un'elettronica di lettura con tempi morti sub-nanosecondo per risolvere eventi ravvicinati. Un modello elettrico semplificato del SiPM e dei parassiti di interconnessione mostra che i front-end convenzionali single-ended ad accoppiamento DC sono limitati dal lento recupero del SiPM, con elevati tempi morti e deriva della linea di base ad alti tassi di conteggio. L'architettura proposta adotta quindi una topologia single-ended ad accoppiamento AC: un condensatore in serie filtra la componente lenta della corrente di valanga, riducendo drasticamente la larghezza dell'impulso e il tempo morto, al costo di una penalità gestibile sull'SNR. Il core prototipato integra un amplificatore a transimpedenza a gate comune regolato (RCG-TIA), un OTA con anello DC servo a tempo continuo e un comparatore leading-edge (LED), con trasmissione off-chip tramite driver CML adattati a 50 ohm. Il layout impiega tripli anelli di guardia e isolamento profondo contro il rumore di substrato. Il tape-out ha adottato un condensatore conservativo da 2.5 pF e lo stadio OTA semplificato; un CTLE avanzato e un event router a quattro canali sono stati concettualizzati ma esclusi da questa versione per privilegiare la robustezza. Le simulazioni post-layout (PEX) validano il progetto, raggiungendo un tempo morto effettivo di 700 ps e un jitter RMS elettronico inferiore a 10 ps. Rispetto al front-end discreto allo stato dell'arte (tempo morto di 1.68 ns, 1.8 W), questo ASIC monolitico in 55nm migliora sostanzialmente il throughput dei sistemi TCSPC assorbendo solo circa 23 mW. Per sviluppi futuri si propone un'architettura pseudo-differenziale, con l'obiettivo di tempi morti fino a 300 ps.