A methodology for improving the library free logic synthesis of integrated circuits

This thesis work introduces a new methodology for improving the library free logic synthesis of integrated circuits combining the extraction of the functionalities of the cells that compose the tailored virtual library with Boolean factoring of the functionalities. The proposed Boolean factoring algorithm combines the advantages of a more classical factorization method with a novel multi-level logic re-synthesis paradigm, called functional composition, which performs synthesis by associating simpler sub-solutions with minimum known costs. The methodology has been validated on different benchmarks targeting area minimization and we also analyzed timing, power consumption and routing effects for the final circuit implementation. The results are encouraging and demonstrate the effectiveness of the proposed approach.

Questo lavoro di tesi introduce una nuova metodologia per migliorare la sintesi logica "library free" di circuiti integrati combinando l'estrazione delle funzionalità delle celle che andranno a comporre la libreria tecnologica virtuale con la fattorizzazione delle funzionalità. L'algoritmo di fattorizzazione Booleana proposto combina i vantaggi di un metodo classico di fattorizzazione con un nuovo paradigma di re-sintesi logica multi-livello, chiamato composizione funzionale, che effettua la sintesi associando sotto-soluzioni con costo minimo noto. La metodologia è stata valutata su differenti benchmark con obiettivo la minimizzazione dell'occupazione di area. Sono stati inoltre analizzati i risultati in termini di performance timing, consumo di potenza ed effetti sul routing del circuito finale. I risultati sono incoraggianti e dimostrano l'efficacia dell'approccio proposto.