Design and development of a hardware platform to support the realization of an avionic network prototype

The objective of this project is to design three modules as a part of a hardware platform that will support the implementation of an avionic network prototype based on the FPGA technology. The considered network has been conceived to reduce cabling weight and to improve available bandwidth, and it exploits the recently introduced ARINC825 and AFDX protocols. In order to support their implementation, a CAN bus controller, an AFDX End System (ES), and an AFDX Switch have been designed. After a review of the existing literature about the two avionic protocols, a study of the solutions developed for the CAN and Ethernet protocols has been done as well to identify what knowledge and technology could be reused. A flexible CAN controller has been implemented in hardware instead of an ARINC825 one in order to support both these technologies, and a reduction of the IP core size has been addressed as well. A combined HW/SW approach has been preferred for the AFDX ES architecture to leverage an existing UDP/IP protocol stack, and the Ethernet layer included in the Linux kernel has been modified to create a portable and configurable implementation of AFDX. Since various problems have been encountered to reproduce an ARINC653 compliant environment on the embedded system, the suggested design is being ported in a PC. Finally, an original solution for the implementation of the AFDX switch fabric has been presented; a space-division switching architecture has been chosen and tailored to meet the AFDX specification. Hardware parallelism is exploited to reduce the latency introduced on each frame by filtering them concurrently. Input buffers have been duplicated to separate high from low priority traffic, further reducing latency of critical frames and creating a redundancy that reduce the possibility of packet loss.

L'obiettivo di questa tesi é quello di progettare e sviluppare tre sistemi su cui sarà costruito un prototipo di rete di comunicazione avionica basato su FPGA. Questa rete é stata recentemente concepita per ridurre il cablaggio necessario e migliorare la banda passante complessiva, rispondendo alle necessità dei velivoli di nuova generazione. La rete sfrutta due tecnologie recentemente sviluppate: ARINC825 e AFDX. La prima é utilizzata per delle reti locali, che sono poi connesse tra di loro tramite AFDX. I tre sistemi considerati sono l’interfaccia verso la rete AFDX, chiamata End System (ES), lo switch AFDX e il controllore ARINC825; per quest’ultimo si è deciso di sviluppare un controllore CAN configurabile che supporti entrambe le tecnologie. Questo IP core è stato sviluppato interamente in VHDL, e ciascun modulo è stato ottimizzato per ottenere un’occupazione totale di risorse su di una FPGA Spartan-6 di soli 529 registri e 757 LUTs. Data la stretta relazione con le applicazioni software che gestiscono il ponte tra bus locali e rete principale, si è scelto di integrare l’ES AFDX all’interno del kernel Linux installato su di un processore embedded. Le modifiche previste per trasformare il protocollo Ethernet in AFDX sono state in realtà apportate utilizzando un PC invece che questo processore, a causa si problemi riscontrati nell’integrazione di un ambiente ARINC 653. Infine, lo switch AFDX è stato realizzato in VHDL; il trattamento e il filtraggio dei pacchetti ricevuti è effettuato in parallelo per ridurre la latenza di ciascuno all’interno del sistema, operando a frequenze di clock contenute. Un sistema di buffering combinato in ingresso e uscita è sfruttato per ottenere un buon compromesso tra throughput e ottimizzazione dell’utilizzo delle memorie interne. Un doppio buffer è utilizzato in ingresso per separare i pacchetti critici da quelli a bassa priorità, impedendo che questi rallentino la propagazione dei primi, e fornendo una ridondanza che eviti la perdita di pacchetti critici nel caso un problema renda la memoria a loro dedicata inutilizzabile.