Low-power low-jitter fractional-N frequency synthesizer using bang bang phase detection

The evolution of wireless communications through wider bandwidth and complex modulation schemes, poses strictly requirements to the analog, mixed-mode and radio-frequency (RF) circuits. These cannot be reached with the traditional analog design because the continuous scaling of integrated circuits worsen the performance of the transistor. On the other hand, digital design takes advantage of the scaling because complex calculations can be performed at relative low-power. These considerations lead to the so called Digital Assisted Analog Design: the errors and the effects generated by the non-linearity in the analog parts of the circuits can be corrected or calibrated by digital systems. The most challenging component in radio transmitter system is the Local Oscillator (LO) based on frequency synthesizer that must provide a very fine frequency resolution, a low phase noise and low spur tones combined with a low power dissipation. State-of-the-art frequency synthesizers, based on digital fractional-N Phase-locked Loops (PLLs), intended for modern wireless systems make use of high-resolution and high-linearity time-to-digital converters (TDCs) in order to meet the stringent integral phase noise requirements. Those high-performance TDCs complicate the synthesizer design and dissipate large part of the power budget, leading to poor jitter-power compromise. This thesis introduces a fractional-N PLL based on a 1bit TDC, achieving an integrated jitter of 560fsrms (from 3kHz to 30MHz) at 4.5mW power consumption, even in the worst-case of fractional spur falling within the PLL bandwidth. The circuit synthesizes frequencies between 2.92GHz and 4.05GHz with 70Hz resolution. This performances leads to a Figure-of-Merit (calculated as the product of jitter and power) of -238.3dB, that represents the state-of-the-art for digital fractional-N PLLs.

L'evoluzione delle comunicazioni wireless tende ad utilizzare bande di modulazione sempre più larghe e schemi di modulazione sempre più complessi. Questi requisiti si traducono in specifiche molto stringenti per i circuiti analogici e a radio-frequenza (RF). Tali specifiche non possono essere soddisfatte con le tradizionali tecniche di progetto analogiche perché lo scaling delle tecnologie microelettroniche peggiora le prestazioni dei transistori. Dall'altro lato, i sistemi digitali traggono vantaggio dallo scaling perché molte operazioni e calcoli possono essere svolti con un dispendio di potenza relativamente basso. Le precedenti considerazioni portano alle tecniche di progettazione denominate Digital Assisted Analog Design (Progetto Analogico Assistito Digitalmente): gli errori e gli effetti delle non-linearità che deteriorano le prestazioni dei circuiti analogici possono essere corretti o calibrati attraverso i sistemi digitali. Il blocco circuitale più complesso da realizzare in un trasmettitore radio portatile è l'oscillatore locale (LO), che deve generare un accurato riferimento di frequenza con una spinta risoluzione di frequenza, basso rumore di fase e toni spuri, il tutto con consumi di potenza limitati. Lo stato dell'arte per i sintetizzatori di frequenza, impiegati nei moderni standard di comunicazione, prevede l'uso di anelli ad aggancio di fase (PLL) digitali: per garantire basso rumore di fase essi impiegano convertitori tempo-digitali (TDC) aventi elevate risoluzioni e linearità. Questi TDC comportano una lunga e accurata progettazione, nonché dissipano buona parte della potenza del sistema determinando perciò un compromesso potenza-rumore di fase. Questa tesi introduce e discute un PLL frazionario digitale basato su un TDC a singolo bit, ottenendo un rumore di fase integrale di 560fsrms (integrato da 3kHz a 30MHz) considerando anche spurie frazionarie nella banda del sistema, dissipando una potenza di 4.5mW. Il PLL sintetizza frequenze comprese fra 2.9GHz e 4.05GHz con una risoluzione di 70Hz. Queste prestazioni conducono a una Figura-di-Merito (FoM) di -238.3dB, che rappresenta lo stato dell'arte per i PLL digitali frazionari.