Sistema di misura temporale integrato a quattro canali per architetture di time correlated single photon counting

The aim of this project was to develop a four-channel, integrated, time measurement system for time-correlated single photon counting architectures. I began working on a system consisting in a four time-to-analog converters (TAC) array, where the channels were completely independent on each other and controlled by an external FPGA. In order to reduce power consumption and occupied area, the four TACs have been modified; the output stage and the biases have been extracted and shared by the channels. The system is internally controlled by a logic architecture; thus, it has fewer I/O PADs. In order to share the only output stage, a multiplexer has been developed. The shared stages, the multiplexer and the control logic are now situated in a block called Management Architecture. Power consumption has decreased, from 625mW of the four separated channels, to 156mW of this project. When a TAC receives a START signal, the conversion begins; if a STOP arrives, and the conversion is valid (i.e. it has an acceptable length), the converter sends out a STROBE signal, which witnesses the presence of valid data at its output. In order for that data to be read, the control logic of the system sends an ENABLE signal to the FPGA. Once the FPGA has read and saved the data, it generates a RESET that is sent to the measurement system; there, the control logic conveys it to the right TAC, i.e. the one whose data has just been read. The result of this project, is a system with an area of about 0.7mm2, resolution around 11ps FWHM, less than 1% LSB DNL and highest conversion frequency of 2.4MHz, for the single channel.

Lo scopo di questo lavoro di tesi è stato lo sviluppo di un sistema di misura temporale integrato, a quattro canali, per l'implementazione di architetture di time-correlated single photon counting. Il progetto è partito da un sistema consistente in un array di quattro convertitori tempo-ampiezza (TAC) completamente separati, con ingressi e uscite autonomi, controllati da un'FPGA esterna. Al fine di ridurre consumi e area del sistema, i quattro convertitori sono stati modificati, mettendone in condivisione alcune parti. È stata così creata un'Architettura di gestione, che comprende tali stadi e le strutture di controllo del sistema. Per quanto riguarda i consumi, lo stadio di uscita analogica è il più gravoso; per questo è stato estratto dal singolo TAC e connesso alle uscite dei quattro convertitori per mezzo di un multiplexer. Questo ha permesso di avere un consumo di soli 156mW, a fronte dei 625mW del sistema precedentemente implementato. Per ridurre l'area, anche lo stadio di riferimento a bandgap e il generatore di corrente sono stati condivisi e inseriti nell'Architettura di gestione. Il funzionamento del sistema è ora controllato da un'architettura logica interna. Il ciclo di lavoro ha inizio quando un TAC riceve un segnale di START; all'arrivo di uno STOP, se la conversione è valida, il convertitore genera un segnale di STROBE che comunica alla logica di controllo che è presente un dato valido in uscita. La logica seleziona quindi l'indirizzo del multiplexer corrispondente, gestendo anche le eventuali code create da conversioni multiple contemporanee. Allo stesso tempo, affinché il dato venga letto, la logica invia all'FPGA il segnale di ENABLE. Una volta terminata la fase di lettura, l'FPGA invia il segnale di RESET, che la logica si occupa di veicolare al TAC da resettare (quello il cui dato è stato appena letto). Il risultato di questo lavoro di tesi è un sistema di area circa pari a 0.7mm2, risoluzione minima di circa 11ps FWHM, DNL inferiore all'1% e massima frequenza di conversione pari a circa 2.4MHz per singolo canale.