Front end a basso consumo per l'acquisizione e la digitalizzazione di segnali neuronali

Nel panorama della neurofisiologia, l'indagine dei meccanismi di comunicazione all'interno di popolazioni neuronali è un processo necessario per giungere alla comprensione del funzionamento del cervello. Oltre a fornire nuovi orizzonti al trattamento di patologie neurologiche attualmente non curabili, la ricerca in questa direzione potrà favorire lo sviluppo di protesi ad alta capacità di interazione con il sistema somato-sensoriale umano. Data la natura elettrica dei segnali con cui il sistema nervoso trasferisce l'informazione e le istruzioni necessarie all'adempimento della moltitudine di funzioni organiche che controlla, l'elettronica può giocare un ruolo primario fornendo agli scienziati la possibilità di acquisire ed elaborare i segnali provenienti da molti singoli neuroni. In particolare, la tecnologia del silicio permette l'integrazione su singolo chip di sistemi multicanale di acquisizione, digitalizzazione e trasmissione wireless di segnali biologici, adatti alla sperimentazione in vivo. Congiuntamente ai requisiti di basso rumore ed elevato bit-rate richiesti dall'applicazione, per limitare il danno da surriscaldamento ai tessuti ed estendere la durata degli esperimenti con sistemi alimentati a batteria, gli integrati di questo tipo devono garantire consumi inferiori a pochi mW. Tali specifiche rappresentano una sfida nel campo dell'elettronica a Ultra-Low Power. Nel contesto della realizzazione di un sistema integrato a 64 canali di monitoraggio in-vivo dell'attività neuronale, questo presenta il progetto, in tecnologia CMOS UMC 130nm, del front-end di acquisizione e digitalizzazione del singolo canale. Esso comprende un amplificatore a basso rumore (LNA), un amplificatore a guadagno programmabile (PGA) ed un convertitore analogico digitale (ADC), realizzati in configurazione fully-differential. In aggiunta, sono stati implementati tutti i circuiti ausiliari necessari al testing del chip. Ciascun circuito è stato progettato per ottenere efficienze superiori allo stato dell'arte. In particolare, sono presentati una nuova topologia di ADC SAR a ridistribuzione di carica, un nuovo criterio di dimensionamento della capacità unitaria del suo DAC interno ed un approccio full-custom ed asincrono per il progetto della logica. I risultati delle simulazioni in fase post-layout mostrano una FoM massima dell'ADC, ottenuta a 100kSps, pari 3.25fJ/cstep ed inferiore del 25% rispetto al miglior risultato riportato in letteratura. Alla frequenza di 30ksps prevista per l'applicazione, l'ADC mostra una FoM di 4.65fJ/cstep mentre per l'intero front-end si ha un consumo inferiore a 1uW ed un rumore riferito in ingresso di circa 4uV. La NEF (Noise Efficiency Factor) simulata è pari a 2.2.