Design of a layered LDPC decoder

Low-density parity-check codes (LDPC) are increasingly used in communication standards because of the unprecedented performance they offer under a variety of conditions; the effort to devise faster and smaller decoders for more effective LDPC codes is then academically and commercially motivated. The design of an LDPC code can be influenced by the structure of its decoder and vice versa, especially when maximum decoding throughput is desired. This work centers on the choice of a code and a decoder, focusing on both throughput and FPGA area utilization. Previous results on LDPC code structure, decoding algorithms and hardware implementation were combined: in particular, a code structure without girth limitations was chosen for decoding via a faster algorithm that entailed reduced consumption of FPGA resources. First, LDPC codes by different authors (Lin, Tanner, Moura) were compared in terms of BER. Then, a code was chosen to lower the hardware requirements of a layered decoding algorithm by Mansour. Finally, VHDL was used to describe the FPGA implementation of a decoder originally realised on an ASIC by Mansour and Shanbag; the results with respect to throughput and hardware consumption were compared and found superior to those of a state of the art (2011), analogous decoder by Lin et al.

I codici LDPC (low-density parity-check) sono sempre più presenti negli standard delle telecomunicazioni per via dei risultati senza precedenti che, in differenti contesti, sono in grado di offrire; la progettazione di decodificatori sempre più veloci e piccoli, adatti a codici LDPC più efficaci, ha quindi motivazioni accademiche e commerciali. La scelta dei parametri di un codice LDPC può essere influenzata dalla struttura del relativo decodificatore e viceversa, specie quando si desiderano throughput più elevati. Questa tesi si occupa della concezione di un codice e di un decodificatore, con un occhio di riguardo per throughput e area su FPGA. Elementi noti sulla struttura dei codici LDPC, sugli algoritmi di decodifica e sulla decodifica harwdware sono stati usati al fine di determinare un codice strutturato senza limitazioni di circonferenza, adatto alla decodifica tramite un algoritmo più veloce e con requisiti meno stringenti in termini di risorse FPGA. Innanzitutto, codici LDPC proposti da differenti autori (Lin, Tanner, Moura) sono stati confrontati in termini di BER; quindi, un codice è stato individuato per abbassare il consumo hardware di un algoritmo di decodifica a strati proposto da Mansour; infine, si è usato il VHDL per la descrizione dell’implementazione FPGA di un decodificatore originariamente realizzato su ASIC da Mansour e Shanbag. I risultati, per quanto riguarda il throughput e il consumo di hardware, sono stati confrontati con quelli di un simile decodificatore (2011) proposto da Lin, confermando i miglioramenti previsti rispetto a quest’ultimo.