A model for batching and dispatching with time constraint in a wafer fab

Wafer fabrication is a capital-intensive and highly complex manufacturing process: implementing an efficient and effective dispatching and batching method is a critical key to gain competitiveness in today’s global semiconductor market. One of the most important criticalities is given by the presence of time constraint between one or more operations, i.e. a maximum queue time limit before a particular operation. In literature, there aren’t algorithms dealing with these main issues and that solve, in an efficacy way, the trade-off among completeness, accuracy and computational time. In this study we develop a model, trying to reach all targets given us by the EU Integrate project (numerical and not), focused mainly on efficiency’s objectives (improvement of cycle time and throughput performance, together with a goof time constraint management). Basing on real data of XX’s wafer fab located in XX, a comprehensive phase of ‘experimentation and analysis’ and ‘implementation’ is done to study if and how the main KPIs (regarding batch saturation, cycle time, scrap and reworking operation, throughput, on tardy lots and mean tardiness) are affected by the parameters of the model proposed. The experimental results show that the proposed algorithm outperforms the actual results of the XX’s plant in terms of all concerned objective functions.

La wafer fab è uno tra i sistemi produttivi più complessi e costosi: implementare metodologie efficaci ed efficienti di dispatching e batching è una chiave di successo nell’industria globale dei semiconduttori. Una delle più importanti criticità è data dalla presenza di time constraint tra una o più operazioni, ossia un limite temporale massimo di attesa del lotto in coda prima di una particolare operazione. In letteratura non sono presenti algoritmi che trattano queste questioni risolvendo efficacemente il trade-off tra completezza, accuratezza e velocità computazionale. In questo lavoro sviluppiamo un modello, cercando di raggiungere i target assegnatici dal progetto Europeo Integrate, focalizzati prevalentemente su obiettivi di efficienza: miglioramento delle performance riferite ai tempi di ciclo e al throughput, insieme ad una buona gestione dei time constraint. Basandoci sui dati reali del wafer fab di XX di XX, effettuiamo un’approfondita fase di ‘sperimentazione ed analisi’ e di ‘implementazione’ per studiare se e come le principali performance (riguardanti tempo di ciclo, throughput, saturazione del batch, scarti e rilavorazioni, lotti in ritardo e ritardo medio) sono influenzate dai parametri del modello. I risultati mostrano come l’algoritmo proposto presenti degli evidenti miglioramenti rispetto agli attuali indicatori dello stabilimento XX.