Designing of a quantum error correction system on FPGA

One of the problems the quantum computing field research must deal with is the scarce involvment of engineers. The employment of engineers is becoming crucial in the study, analysis and implementations of new quntum technologies and can bring their expertise to speed up the eventual realization of quantum technology. One of the many purposes of this work is to make an hole in the wall which separates the theoretical researches of quantum computing and the necessary engineering that is needed. Quantum Error Correction (QEC) is a crucial component to realizing large scale quantum technology due to the high error rates associated with active quantum devices. This work is the first attempt to give a classical hardware implementation sup- porting the control error correction protocols for a quantum computer, which is able to decode and correct errors. The system needed to be implemented must be able to interact with a physical quantum computer, acquire the results of syn- drome measurements performed on it, apply an error detection routine on them and finally run a minimum weighted matching algorithm [15] on the filtered data to decode quantum errors. The matching function correlates the errors into a graph which is used to feed a third machine in charge to apply the proper error correction based on that specific graph. The principal goal of this research is to study the feasibility of a hardware im- plementation of this system, over a one or more FPGAs, starting from the error detection phase until the coding of a proper matching algorithm to be applied on a set of detected and filtered corrupted qubits found on a medium range quan- tum computer, which works on a quantum computer employing a topological error correcting code known as a surface code. Besides, we must remark that a medium sized quantum computer is one consisting of up to approximately 50-100 millions of qubits. The analysis is conducted developing the FPGA controller in all the components needed to perform the two macro stages. This feasibility analysis aims to find the best trade-off about the amount of qubits a physical error correction system might handle within a specific time period, fitted in one FPGA. Starting from this result, it is possible derive how many FPGA platforms of the same type, we need to cluster, in order to manage an entire surface code for a complete quantum 2 error correction system. Since a classical error correction system works in two phases, as detection and correction, the feasibility analysis will pass through a two stages study. This study estimates the number of qubits the detection phase can work with and also how many of the found corrupted ones can be matched and transferred to the error correcting machine within the specific time period. Apparently, the latter study will definitely decide the effective operative amount.

Uno dei problemi che il campo di ricerca del quantum computing deve trattare è lo scarso coinvolgimento di ingegneri. L’impiego di ingegneri sta diventando un punto cruciale nello studio, analisi ed implementazione di nuove tecnologie e tale impiego può comporterebbe una competenza tale da velocizzare significati- vamente la realizzazione di tecnologie quantiche. Un quantum computer è un calcolatore che sfrutta attivamente le proprietà del campo della meccanica quantistica, ossia le regole della natura che sottostanno al comportamento individuale di atomi e molecole. Imbrigliando questi compor- tamenti, i quantum computer processano informazioni in un modo più efficiente. Il quantum computing promette notevoli risultati negli attuali campi di ricerca in cui è impiegato, risultati che i classici computer non potranno mai raggiun- gere perché legati ad una differente natura fisica. Le applicazioni del quantum computing sono molteplici, come ad esempio la crittografia, le comunicazioni, l’intelligenza artificiale, simulazioni e protezione dagli errori. Questa tesi si focalizza nel campo dell’individuazione e correzione degli errori all’interno di un quantum computer. Lo scopo è quello di dare una classica implementazione hardware ad un sistema di individuazione di errori e la suc- cessiva correzione degli stessi. Questo sistema deve interagire con un quantum computer che lavora su un modello di correzione di errore che permette una gestione dell’individuazione degli stessi errori; questo modello viene chiamato surface code. Il surface code può richiedere sistemi quantici contenenti centinaia di milioni di bit quantistici, i cosiddetti qubit. Proprio come la computazione classica, un quantum computer può soffrire degli errori provocati dall’ambiente che lo circonda. Sfortunatamente, gli errori quantistici sono difficili da trattare e richiedono di un’estensivo procedimento di correzione. La misurazione di tali errori ci dà l’informazione fisica dell’errore (anche chiamata sindrome dell’errore). Per lo sviluppo, abbiamo scelto di implementare tale sistema su una piattaforma FPGA. La piattaforma acquisirà le misurazioni direttamente dal quantum com- puter per individuare errori nel surface code. Gli errori verrano quindi filtrati, scartando tutte le informazioni non necessarie. Su questi errori verrà eseguita una routine che applicherà un algoritmo di matching di nodi che troverà la cor- relazione tra i vari errori, la quale permetterà una correzione con costo minimo. L’algoritmo di matching scelto è quello di Edmond[16] che produce un match- 4 ing perfetto dei nodi sui quali lavora (gli errori filtrati nel nostro caso). Questo matching rappresenta un grafo che verrà successivamente mandato in input ad una terza macchina che provvederà alla correzione degli errori seguendo lo schema del grafo in ingresso. Questo studio ha due principali obiettivi: creare un sistema fisico che fornisce individuazione e correzione di errori ad un quantum computer e anche essere un mezzo con il quale mettere in comunicazione il quantum computing con gli in- gegneri interessati in questo campo di ricerca. È da sottolineare che questa ricerca risulta essere di fatto il primo tentativo, nel campo del quantum computing, nel dare sembianze reali ad un sistema in grado di interagire con un quantum computer di medie dimensioni. Data l’attuale limitazione di risorse in una piattaforma FPGA, la sensazione è che non sia possibile coprire la protezione dell’errore su un’intero surface code di un quantum computer. Quindi, attraverso i risultati raggiunti dalla nostra ricerca, avremo un’idea sul dimensionamento della porzione di un surface che una singola piattaforma FPGA può gestire. Al momento, lo sviluppo del dis- positivo include solo la parte di individuazione dell’errore, limitandosi allo studio della molto più complessa parte di esecuzione di matching degli errori, la quale richiederà diverso altro tempo prima di essere prototipata. Risultati di simu- lazioni dell’algoritmo di matching verranno presentati insieme ai risultati ottenuti dall’implementazione del filtraggio dell’errore, il quale si basa sul bilanciamento tra numero di misurazioni gestibili (e quindi numero di qubit sul computer quan- tico) e tempo richiesto per ottenere la soluzione ottimale. Questa tesi è strutturata in cinque parti: la prima parte, ossia il capitolo 2, for- nisce nozioni base del quantum computing e del modello surface code necessarie per capire a pieno il problema. Il capitolo 3 tratterà l’architettura generale del dispositivo sviluppato, partendo dalle caratteristiche della piattaforma FPGA scelta e proseguendo attraverso un panoramica dei moduli interni progettati, considerando le varie fasi di elaborazione dei dati. Il capitolo 4 fornirà quindi una descrizione dettagliata dei componenti dell’architettura, definendo la log- ica computazione ed i segnali coinvolti nei vari interfacciamenti. Il susseguente capitolo invece si occuperà di presentare i dati delle simulazioni e delle sintesi dell’architettura, fornendo i risultati ricercati dal nostro studio, quali il numero di qubit gestibili dalla protezione degli errori su un singolo FPGA. In questo capi- tolo mostreremo anche come abbiamo modellizzato il sistema di misurazione del quantum computer per farlo interagire col nostro dispositivo attraverso il test- bench. Nel capitolo finale descriveremo invece le future implementazioni, come l’algoritmo di matching ed altre ottimizzazioni che porteranno ad un miglioramento sostanziale delle performance generali del sistema.