Caratterizzazione sperimentale dei fenomeni di instabilità di soglia in memorie flash NAND a 16nm

The object of this thesis is a study of the reliability of 16nm Flash NAND memories. In particular the variation of memory cells’ threshold voltages are shown in assembled units, after cycling and subsequent high temperature retention, as a function of some parameters such as the number of cycles, the cycling temperature, the program level and the bake temperature at which retention occurs. The aim of this thesis is to analyze Vt losses and derive the activation energy of detrapping, due to the creation of traps in the tunnel oxide induced by the Preogram/Erase cycles, in order to show any dependence with the variation of the parameters listed above. The results show an activation energy of about 1.1 eV, already observed in previous tecnologies. Further experiments of retention at high temperature, were carried out on both assembled units and wafers, in order to verify the effects of retention and the direction of detrapping using different programming levels, with particular attention to the erased one. The analysis shows the lack of Vt shift if the retention is done with cells in the erased state and, currently, further studies are going on in order to find the causes of these losses.

In questo lavoro di tesi sono effettuate analisi di affidabilità su matrici di memorie Flash NAND a 16nm. In particolare si evidenziano le variazioni di soglia delle celle di memoria, su singoli dispositivi assemblati, in seguito a ciclatura e successiva ritenzione ad alta temperatura, in funzione di alcuni parametri come il numero di cicli, la temperatura di ciclatura, il livello di programmazione e la temperatura a cui avviene la ritenzione. L’obbiettivo della tesi è di analizzare queste perdite per ricavare l’energia di attivazione del detrapping delle trappole che si creano nell’ossido di tunnel a seguito dello stress subito dalla cella durante la ciclatura, evidenziandone eventuali dipendenze al variare dei parametri precedentemente elencati. I risultati mostrano un’energia di attivazione di circa 1.1 eV, valore allineato con le tecnologie precedenti. Ulteriori prove di ritenzione ad alta temperatura, sono state effettuate sia su unità assemblate che su Wafer, al fine di verificare gli effetti delle attese e la direzione di detrapping utilizzando differenti livelli di programmazione, con particolare attenzione al livello cancellato. Le analisi mostrano la mancanza di Vt shift nelle attese a soglie negative ed al momento della stesura di questa tesi, ulteriori studi sono in corso per stabilirne le cause.