Implementazione di architetture TDC in dispositivi elettronici FPGA

La misura precisa di intervalli di tempo è un obiettivo primario in un numero crescente di applicazioni e la sfida di raggiungere risoluzioni sempre più elevate è un obiettivo primario in diversi ambiti di ricerca. In questo senso, le misure di tempo-di-volo e di “time-correlated photon counting” sono esempi paradigmatici. Poiché la risoluzione intrinseca dei sensori utilizzati oggi è dell'ordine di decine di picosecondi, i sistemi di misura devono garantire prestazioni almeno di questo ordine. La scelta di rendere digitale una parte o la totalità dei sistemi di misurazione elettronici è dettata dall’intento di sfruttare i ben noti vantaggi offerti da questa opzione, dall’adattività alla calibrazione versatile, dalla facilità di implementazione di algoritmi di elaborazione potenti alla possibilità concreta di implementare nuovi metodi di misura. Il metodo consolidato per misurazioni di intervalli di tempo ad elevata precisione è la tecnica basata sulla conversione “time-to-amplitude” (TAC). Una soluzione estremamente diffusa è il metodo basato sulla conversione “time-to-digital” (TDC), il cui principale vantaggio risiede nella facile integrazione. Questo lavoro di tesi ha per oggetto l’implementazione di architetture di misura di intervalli di tempo basate sulla tecnica TDC in dispositivi elettronici digitali programmabili FPGA, con particolare riguardo all’ottimizzazione delle prestazioni in termini di non linearità integrale e differenziale. Le architetture di TDC che saranno presentate in questo elaborato sono molto variegate come risoluzione e semplicità quindi mentre le meno risolute si prestano ad essere utilizzate in strumentazioni non particolarmente high-tech (telemetri laser, PET), quelle più risolute possono benissimo essere adoperate nei più moderni apparecchi di misura (spettrometri nucleari, esperimenti PID). Scopo della trattazione non è solo quello di fornire un manuale con le design rules per implementare in FPGA il TDC desiderato ma presenta la caratterizzazione di diverse soluzioni implementative in termini di risoluzione, accuratezza ed errore di linearità differenziale ed integrale, suggerendo anche le strategie più convenienti per ottimizzarle. Ciò anche attraverso una rigorosa trattazione teorica che mostra come sia possibile realizzare un TDC che sfrutti appieno le risorse del dispositivo elettronico arrivando ad avere risoluzione inferiori al tempo di propagazione minimo offerto dalla tecnologia. Nel fare ciò si sono prese in considerazione e comparate le principali architetture di TDC implementabili in FPGA presenti in letteratura e, per la prima volta in letteratura a quanto ci risulta, ne è viene fornita una classificazione completa e giustificata delle similitudini e differenze soprattutto nelle prestazioni di risoluzione e linearità. Questo lavoro vuole altresì essere un “trampolino” per un eventuale prosecuzione della ricerca che si porrà come obiettivo la possibilità di previsione dei parametri di risoluzione, accuratezza e linearità che una data architettura di TDC potrà offrire nota la tecnologia del generico dispositivo FPGA scelto per l’implementazione.