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POLITesi - Archivio digitale delle tesi di laurea e di dottorato

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2020-07-24 Tesi di laurea Magistrale A design flow based on halide and Bambu-HLS to deploy deep learning models on FPGA GHITTI, MARCO
2018-03-29 Tesi di Dottorato Discrepancy analysis: a methodology for automated bug detection in hardware designs generated with high-Level synthesis FEZZARDI, PIETRO
2022-04-28 Tesi di laurea Magistrale Empowering high-level synthesis methodologies with an OpenMP runtime GOZZI, GIOVANNI
2022-04-28 Tesi di laurea Magistrale Flexible experimental embedde satellite : onboard satellite software development Ampolo, Stefano
2023-10-05 Tesi di laurea Magistrale An FPGA toolchain for Graph Neural Network acceleration using high-level synthesis Demasi, Giovanni
2014-03-21 Tesi di Dottorato Harnessing adaptivity analysis for the automatic design of efficient embedded and HPC systems LOVERGINE, SILVIA
2019-12-18 Tesi di laurea Magistrale Integrating components generated with high-level synthesis on a cloud computing platform SPINA, MASSIMO
2010-12-20 Tesi di laurea Magistrale Una metodologia per l'identificazione dei punti critici in applicazioni hard real time GUFFANTI, FRANCESCO MARIA FELICE GASTONE
2010-12-20 Tesi di laurea Magistrale Una metodologia per la stima di prestazioni di sistemi embedded basata su distribuzioni di probabilità DE MARCO, LUCA
2022-12-27 Tesi di Dottorato Modern high-level synthesis : improving productivity with a multi-level approach Curzel, Serena
2020-04-29 Tesi di laurea Magistrale Pipelined architectures for HLS generated designs POZZONI, LUCA EZIO
2023-12-19 Tesi di laurea Magistrale Precision vs. efficiency: a bit-level variable-length floating-point approach to neural network quantization GHIELMETTI, NICOLÒ
2020-06-06 Tesi di laurea Magistrale Pthread implementation in PandA BINETTI, RICCARDO
2021-04-28 Tesi di laurea Magistrale A system-on-chip platform for the protection of on-chip communications TIBALDI, MATTIA
2016-09-28 Tesi di laurea Magistrale Trace-based automated logical debugging for high-level synthesis generated circuits CASTELLANA, MICHELE
2020-06-06 Tesi di laurea Magistrale Trimming the bit : optimizing high-level synthesis of floating-point based descriptions by extending value range analysis FIORITO, MICHELE
2017-12-21 Tesi di laurea Magistrale Universal number : analisi della complessità di una implementazione hardware GUARINONI, DANIEL
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