Generatore di segnale di chirp ad elevata linearità a 15.8 GHz per radar FMCW in CMOS 40 nm

The generation of the frequency modulated signals for an high resolution FMCW radar for automotive applications requires a chirp signal with high modulation amplitude and low linearity error. The present thesis introduces a novel technique for the generation of signals with these charateristics. The modulator is based on a fractional-N all-digital PLL (ADPLL) with bang-bang phase detector and two-point injection scheme. Many digital techniques, exploiting LMS algorithms working in background of the normal PLL operation, are used in order to compensate for the non-linear charateristcs of the system blocks. The modulator is able to generate signals with center frequency between 15.3 and 15.8 GHz with a peak-to-peak 800 MHz triangular or sawtooth modulation: the linearity error, that is the deviation from the ideal wave, is less than 0.1% of the modulation amplitude. The design of the DCO is done in 40 nm CMOS: post-layout simulations show a phase noise of -109.6 dBc/Hz at 1 MHz offset from a 15.82 GHz carrier with 2.57 mW power consumption from a 0.9 V supply. This corrisponde to a figure of merit of 189.6 dBc/Hz.

La generazione di segnali modulati in frequenza per radar FMCW ad alta risoluzione per applicazioni di tipo automotive richiede segnali di chirp con ampiezza di modulazione elevata e basso errore di linearità. La presente tesi introduce una tecnica innovativa per la generazione di segnali con queste caratteristiche. Il modulatore è basato su un fractional-N all-digital PLL (ADPLL) con rivelatore di fase bang-bang e schema di modulazione a due punti. Diverse tecniche digitali, che sfruttano algoritmi LMS operanti in background rispetto al normale funzionamento del PLL, sono utilizzate per correggere gli errori derivanti dalle non-linearità dei blocchi che costituiscono il sistema. Il modulatore consente di generare segnali a frequenza centrale variabile tra 15.3 e 15.8 GHz a cui è sovrapposta una modulazione ad onda triangolare o a dente di sega di ampiezza picco-picco 800 MHz: l'errore di linearità, calcolato come scostamento massimo rispetto all'onda ideale, è inferiore allo 0.1% dell'ampiezza totale di modulazione. Il DCO è progettato in tecnologia CMOS 40 nm: le simulazioni post-layout mostrano che il rumore di fase ad 1 MHz di offset dalla portante a 15.82 GHz è pari a -109.6 dBc/Hz con un consumo di potenza di 2.57 mW da un'alimentazione di 0.9 V. Ciò corrisponde ad una figura di merito pari a 189.6 dBc/Hz.