Controllo automatico della banda in un PLL digitale per sintesi di frequenza a 3.6 GHz per standard GSM

Frequency synthesisers based on the phase-locked loop (PLL) and intended for mobile applications must comply with more and more stringent specifications in terms of phase noise and spurs. The PLL bandwidth is a crucial parameter in the fulfilment of such specifications, especially in the presence of process, voltage and temperature (PVT) variations. As a matter of fact, the spread of the bandwidth causes degradation of the overall system performance. This work introduces an innovative automatic bandwidth control system for digital PLLs, which is based on LMS adaptive filtering. Such an algorithm makes possible to cancel the bandwidth dependence on analog parameters, that prevent it to be properly controlled. The algorithm is applied to the design of 3.6 GHz digital PLL and it will be shown to be essential for the fulfilment of the phase noise specifications. The design of each building block will be presented and validated by way of numerical simulations of an ad-hoc behavioural model.

I sintetizzatori di frequenza utilizzati per standard cellulari e basati su anelli ad aggancio di fase (PLL) devono rispettare specifiche sempre più stringenti in termini di rumore di fase e spurie. Un parametro che risulta cruciale nel soddisfacimento di tali specifiche al variare dei parametri ambientali e di processo è la banda del PLL. La sua scarsa controllabilità e ripetibilità sono causa del degrado delle prestazioni complessive del sistema. In questo lavoro viene quindi introdotto un innovativo sistema di controllo automatico della banda di un PLL digitale basato su algoritmi adattativi LMS la cui adozione rende la banda indipendente da parametri analogici che la rendono poco controllabile. Successivamente si mostrerà l'applicazione di tale algoritmo in un PLL digitale per sintesi di frequenza a 3.6 GHz per standard GSM e si illustrerà come tale algoritmo operante in background rivesta fondamentale importanza per il raggiungimento delle specifiche di rumore di fase. Verrà inoltre discusso il dimensionamento a livello di sistema di tutti i blocchi del PLL digitale e sarà verificato il soddisfacimento delle specifiche mediante simulazioni numeriche su un modello comportamentale appositamente sviluppato.