Progetto di un sintetizzatore di frequenza digitale a 3.6 GHz per applicazioni radiomobili con sistema di cancellazione automatica di spurie

Frequency synthesizers for wireless communication based on phase-locked-loops (PLL) are required to meet more and more stringent specifications in terms of spurs and phase noise. Digital PLLs proved to be the most efficient as far as area occupation and power consumption concerns. Non-linearity of PLL blocks and capacitive and magnetic coupling could cause the appearance of spurious tones in the output phase spectrum, thus preventing the frequency synthesizer from achieving the specifications imposed by the communication standards. Therefore, the introduction of new building blocks able to guarantee an effective compensation of the unwanted spurious tones is needed. The aim of this thesis work is to propose a background digital correction technique capable of removing these spurious tones from the output spectrum. It is based on the design of a feedforward path aimed to the cancellation of narrow band signals such as fractional spurs and reference spurs. The new algorithm is studied into the loop of a DPLL (digital PLL) with a multi-bit time-to-digital converter (TDC). It is then implemented in a 3.6 GHz BB-DPLL (Bang-Bang DPLL), which fulfills the stringent 3GPP specifications for the GSM standard. The results of numerical simulations will be presented to verify the achieved performances.

La ricerca costante di maggiori prestazioni per i dispositivi volti alla comunicazione wireless, porta alla definizione di specifiche sempre più stringenti in termini di attenuazione di spurie e rumore di fase nel progetto dei sintetizzatori di frequenza usati per la trasmissione. Essi sono basati su anelli ad aggancio di fase (PLL) di cui i più efficienti, in termini di area e potenza dissipata, sono digitali. Le maggiori cause di presenza di toni spuri sovrapposti allo spettro del segnale in uscita al PLL, con conseguente violazione delle specifiche imposte su di esso, risiedono nella non-linearità dei blocchi costituenti l'anello e in accoppiamenti, capacitivi o magnetici, con altre parti del sistema tra cui l'amplificatore di potenza. Affinché le prestazioni del sistema non siano degradate da tali non-idealità, è necessario ricercare metodi che ne compensino gli effetti. L'obiettivo di questo lavoro di tesi è quello di proporre una soluzione per eliminare la presenza di spurie sull'uscita di un sintetizzatore di frequenza digitale, basata sulla progettazione di un cammino di feedforward che permetta l'estrazione e la cancellazione di segnali a banda stretta tra cui le spurie frazionarie e le spurie al riferimento. Il nuovo algoritmo di cancellazione verrà analizzato all'interno di un DPLL (PLL digitale) con convertitore tempo-digitale (TDC) multi-bit, per poi essere implementato in un BB-DPLL (Bang-Bang DPLL) per sintesi di frequenza a 3.6 GHz che soddisfi le specifiche del 3GPP per lo standard GSM, il più stringente in termini di specifiche sulla maschera di trasmissione in applicazioni radiomobili. Verranno infine presentati i risultati di simulazioni numeriche effettuate per la verifica delle prestazioni ottenute.