Progetto di un PLL digitale a 3.6 GHz con controllo adattativo della banda per applicazioni radiomobili cellulari

Research in the field of radiofrequency communications has recently demonstrated that performances comparable to analog frequency synthesizers can be obtained relying on digital PLLs, with additional benefits such as the possibility of fully integration of the system with a reduced area occupation on silicon and of achieving a reduced power consumpion. However, the issues arising from quantization typical of a digital implementation are highly critical in the design of digital frequency synthesizers for standards with very stringent requirements on output phase noise, such as GSM. As a matter of fact, frequency synthesizers employed in radiomobile cellular applications are still implemented by analog fractional-N PLLs and there are very few works about digital PLLs with sufficiently high performances to meet noise specifications imposed by GSM. The design of a digital PLL for GSM standard that can be completely integrated is extremely challenging, but it is a necessity with the advancements to ultra scaled technologies and this justifies the effort of the research activity in this field. In this thesis, the project of a digital PLL at 3.6~GHz based on a single bit phase detector and compliant with GSM standard is presented. This will be compared with the state of the art. To achieve optimal performaces in terms of output phase noise, it is necessary to control the system bandwidth with high precision. In order to make it independent of analog parameters, a new adaptive loop gain calibration technique is proposed. It is based on a completely digital LMS algorithm operating in background. The correct operation of the algorithm, implemented and described in VHDL, has been verified through simulations with respect to the different working conditions of the system. The designed PLL features a spot-noise of -155 dBc/Hz at a 20 MHz offset from the carrier, thus respecting GSM mask and it has a power consumption of 13 mW and an absolute jitter of 125 fs, yielding a FoM of -247 dB. Bandwidth is controlled to 500 kHz in a precise way.

La ricerca nel settore delle comunicazioni a radiofrequenza ha mostrato recentemente come si possano ottenere prestazioni comparabili ai sintetizzatori di frequenza analogici utilizzando PLL digitali, con benefici aggiuntivi quali la possibilità di integrare completamente il sistema con ridotta occupazione di area su silicio e di ottenere un minor consumo di potenza. Tuttavia i problemi legati alla quantizzazione tipici di un'implementazione digitale, si rivelano molto critici nel progetto di sintetizzatori di frequenza di questo tipo per standard con requisiti molto stringenti sul rumore di fase in uscita, come il GSM. Infatti, i sintetizzatori di frequenza adottati in applicazioni radiomobili cellulari sono implementati ancora da PLL analogici a divisione frazionaria e si ha un numero molto esiguo di lavori riguardanti PLL digitali con prestazioni sufficientemente elevate da soddisfare le specifiche di rumore imposte dal GSM. Il progetto di un PLL digitale per standard GSM completamente integrabile è una sfida tutt'altro che banale, ma è reso necessario dall'avvento delle tecnologie ultra scalate e giustifica la grande attività di ricerca in questo campo. In questa tesi si presenta il progetto di un PLL digitale a 3.6 GHz basato su rivelatore di fase a singolo bit e compatibile con lo standard GSM e lo si confronterà con lo stato dell'arte. Al fine di avere prestazioni ottime in termini di rumore di fase di uscita è necessario controllare con precisione la banda del sistema. Per renderla indipendente dai parametri analogici si introduce una nuova tecnica di calibrazione adattativa del guadagno d'anello basata su un algoritmo LMS completamente digitale che opera in background. Il funzionamento dell'algoritmo, implementato e descritto in VHDL, è stato verificato attraverso simulazioni rispetto alle diverse condizioni di lavoro del sistema. Il PLL progettato ha rumore di fase di -155 dBc/Hz a 20 MHz dalla portante, rispettando la maschera GSM ed ha un consumo di potenza di 13 mW ed un jitter integrale di 125 fs, a cui corrisponde una FoM di -247 dB. La una banda è controllata in modo preciso a 500 kHz.