This thesis describes the analysis and the design of a 30GHz divide-by-6 prescaler in 65nm CMOS technology, which is a fundamental block of a 30GHz frequency synthesizer for 5G mobile applications. The designed system consists of a divider by 2 and a divider by 3 in cascade, which utilize the injection-locking mechanism to ensure both low power consumption and low phase noise. In this thesis, the injection mechanisms of the two stages of the prescaler are analyzed separately. For the divider by 3, an original topology that boosts the injection mechanism is proposed and allows an extension of the lock range by a factor of 2.4x compared to a traditional approach. In addition, some performances optimization techniques are proposed and the steps of dimensioning that follow these guidelines are provided. In post-layout simulations at 100°C, the prescaler achieves a 7.3GHz lock range with 3.5mW power consumption, with 8dBm input signal.

Questa tesi descrive l’analisi e la progettazione di un prescaler con fattore di divisione 6 a 30GHz in tecnologia CMOS 65nm, che è un blocco fondamentale di un sintetizzatore di frequenza a 30GHz per applicazioni mobili 5G. Il sistema progettato è costituito da un divisore per 2 e un divisore per 3 in cascata, che sfruttano il meccanismo dell’injection locking per garantire al contempo basso consumo di potenza e basso rumore di fase. In questa tesi vengono analizzati separatamente i meccanismi di iniezione dei due stadi del prescaler. Per il divisore per 3 è proposta una topologia originale che potenzia il meccanismo di iniezione e che permette di ampliare il lock range di un fattore 2.4x rispetto ad un approccio tradizionale. Sono inoltre proposte varie tecniche di ottimizzazione delle prestazioni e forniti i passi del dimensionamento che seguono queste linee guida. Il prescaler progettato raggiunge in simulazioni post-layout a 100°C un lock range di 7.3GHz con consumo di 3.5mW e segnale d’ingresso di 8dBm.

Analisi e progetto di un prescaler a 30GHz per applicazioni mobili 5G in CMOS 65nm

GARGHETTI, ALESSANDRO
2016/2017

Abstract

This thesis describes the analysis and the design of a 30GHz divide-by-6 prescaler in 65nm CMOS technology, which is a fundamental block of a 30GHz frequency synthesizer for 5G mobile applications. The designed system consists of a divider by 2 and a divider by 3 in cascade, which utilize the injection-locking mechanism to ensure both low power consumption and low phase noise. In this thesis, the injection mechanisms of the two stages of the prescaler are analyzed separately. For the divider by 3, an original topology that boosts the injection mechanism is proposed and allows an extension of the lock range by a factor of 2.4x compared to a traditional approach. In addition, some performances optimization techniques are proposed and the steps of dimensioning that follow these guidelines are provided. In post-layout simulations at 100°C, the prescaler achieves a 7.3GHz lock range with 3.5mW power consumption, with 8dBm input signal.
LACAITA, ANDREA LEONARDO
ING - Scuola di Ingegneria Industriale e dell'Informazione
27-lug-2017
2016/2017
Questa tesi descrive l’analisi e la progettazione di un prescaler con fattore di divisione 6 a 30GHz in tecnologia CMOS 65nm, che è un blocco fondamentale di un sintetizzatore di frequenza a 30GHz per applicazioni mobili 5G. Il sistema progettato è costituito da un divisore per 2 e un divisore per 3 in cascata, che sfruttano il meccanismo dell’injection locking per garantire al contempo basso consumo di potenza e basso rumore di fase. In questa tesi vengono analizzati separatamente i meccanismi di iniezione dei due stadi del prescaler. Per il divisore per 3 è proposta una topologia originale che potenzia il meccanismo di iniezione e che permette di ampliare il lock range di un fattore 2.4x rispetto ad un approccio tradizionale. Sono inoltre proposte varie tecniche di ottimizzazione delle prestazioni e forniti i passi del dimensionamento che seguono queste linee guida. Il prescaler progettato raggiunge in simulazioni post-layout a 100°C un lock range di 7.3GHz con consumo di 3.5mW e segnale d’ingresso di 8dBm.
Tesi di laurea Magistrale
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