Regolatori LDO per circuiti a radiofrequenza a basso rumore in CMOS 65 nm

CMOS circuits allow us to reach remarkable performances in analog applications, but high supply sensitivity compromises their performance. Supply noise thread becomes significantly more and more challenging in mixed-signal circuit design and highlights the need for a fully integrated local voltage regulation system. For the use-case of a 2.8GHz radio frequency synthesizer based on Multiplying Delay-Locked Loop (MDLL) architecture, through a state-of-art analysis, a fully integrated analog low-drop-out (A-LDO) voltage regulator is designed throughout this thesis in a 65-nm CMOS process. However, the design reveals the trade-off of the efficiency that is dramatically reduced as a result of a low output noise level. The idea developed here is to use a digitally-controlled low-drop-out (D-LDO) regulator for low noise applications. Because of the intrinsic insensitivity of digital logic to ripples induced by limit cycle oscillations (LCOs), DLDOs have been so far adopted in digital applications. To extend their use to sensitive circuits, we propose a new operation regime of DLDO, denoted as random-noise regime, which is based on refining the pass-device current resolution and taking advantage of the transistor random noise to dither the LCO. An analog adaptive biasing guarantees 35dB PSR in the whole spectrum, a low-noise comparator allows to achieve -160 dBV/Hz at 100kHz and -168 dBV/Hz at 10MHz output noise, and an automatic adaptive control allows relatively fast load regulation. The proposed solution emerges as an attractive counterpart to the traditional analog solution.

L'impiego di circuiti CMOS in applicazioni analogiche oltre che digitali permette di raggiungere efficienze maggiori, ma l'elevata sensibilità ai disturbi di alimentazione ne pregiudica le prestazioni. Il problema del rumore di alimentazione assume perciò un ruolo determinante nella progettazione di un sistema misto analogico-digitale, ed evidenzia la necessità, per isolare gli accoppiamenti dei blocchi circuitali, di implementare un sistema di regolazione di tensione locale totalmente integrato. Attraverso l'analisi dello stato dell'arte è stato progettato, per il case-study di un sistema di generazione di segnale di clock a 2.8GHz per applicazioni a radiofrequenza, un regolatore analogico (A-LDO) a basso rumore in tecnologia CMOS 65nm. Tuttavia si dimostra che l'efficienza di conversione è ridotta drasticamente a fronte di una stringente specifica di rumore in uscita. Pertanto si è esplorata, per la prima volta, la possibilità di realizzare un regolatore di tensione a controllo digitale (D-LDO) per applicazioni a basso rumore. L'impiego di questi sistemi infatti è stato fino ad ora limitato all'alimentazione di blocchi circuitali digitali poiché insensibili agli effetti di ripple indotti dal fenomeno di ciclo limite (LCO). Per risolvere tale problema si è perciò introdotto un concetto di funzionamento totalmente nuovo, basato sul regime di lavoro in random noise, dove la correlazione dei segnali che conducono al fenomeno di oscillazione è persa grazie all'azione del rumore. La progettazione di un innovativo metodo di polarizzazione adattivo del dispositivo di uscita ha permesso di raggiungere una reiezione dei disturbi superiore a 35 dB su tutta la banda. Mentre un attento design del compratore garantisce una densità spettrale di potenza di rumore in uscita in tensione minore a -160 dBV/Hz a 100kHz e a -168 dBV/Hz a 10MHz. Infine l’implementazione di una logica di controllo riconfigurabile ha permesso di ridurre i tempi di risposta ai transienti, rendendo perciò il regolatore digitale proposto un valido competitore della tradizionale implementazione analogica.