Time-to-digital converter based on a voltage mode ADC

Time-to-digital Converters (TDC), among their applications, allow to convert a time interval in a binary code, in order to design digital Phase Locked Loops (PLL), preferred over their analog counterparts because they benefit of the technology scaling process of the CMOS technology. Albeit digital PLLs can be employed with a 1-bit TDC, a multi-level TDC allows to reduce the in-band phase noise. This work shows the implementation of a TDC based on a Time-to-Amplitude Converter (TAC) and a Successive Approximation Register Analog-to-Digital Converter (SAR ADC). The TAC is designed with a buffer which converts the time delay between two signals in a voltage while the SAR ADC exploits the monotonic switching procedure, which gives the opportunity to lower the contribution of power consumption and to spare area occupied by the capacitive array, to convert the input voltage signal in a digital code. The designed TDC reaches a 1ps resolution with 5 bits and it dissipates a power of 900uW, with a 1V supply voltage in a 55nm CMOS technology. A time-domain TDC has been studied in order to make a comparison, namely the Vernier-delay-line TDC. With the same resolution, number of bits and technology, the Vernier-delay-line would dissipate 9mW.

I convertitori tempo-digitale (TDC), tra i loro vari impieghi, permettono di convertire un intervallo di tempo in un codice binario e quindi di realizzare realizzare anelli ad aggancio di fase (PLL) a controllo digitale, che, a differenza degli equivalenti analogici, si avvantaggiano dello scaling dei processi tecnologici CMOS. Sebbene i PLL digitali possano essere anche realizzati con TDC ad un solo bit, l’uso di TDC multi-bit permette di ridurre il rumore di fase nella banda del PLL. In questo lavoro si è progettato un TDC composto dalla cascata di un convertitore tempo-ampiezza (TAC) e convertitore analogico-digitale ad approssimazioni successive (SAR). Il TAC si basa su un buffer di tensione che trasforma il ritardo tra i due segnali di riferimento in una tensione mentre l’ADC SAR sfrutta la tecnica della commutazione monotona, che dà l'opportunità di abbassare il contributo di potenza dissipata e di risparmiare area occupata dall'array capacitivo, per convertire la tensione al suo ingresso in un codice digitale. Il TDC progettato raggiunge una risoluzione di 1ps a 5 bit e consuma 900uW da un’alimentazione a 1V in tecnologia CMOS 55nm. Per confronto si è anche analizzata una implementazione alternativa nel dominio del tempo, ossia un TDC basato su linea di ritardo e tecnica del Vernier. A parità di risoluzione, numero di bit e tecnologia, il TDC a Vernier avrebbe un consumo di 9mW.