Frequency synthesizers based on digital PLLs for cellular radio applications

Current and future mobile communication standards are targeting a new 10x increase in data rate in the following 10 years, as it is required from 5G standard for instance. To meet these expectations, new and more complex modulation schemes are being standardized, and wider bandwidths at higher carrier frequencies are being employed. Modern transceivers are asked to manage a continuously increasing data rate while keeping high spectral efficiency at a restrained power consumption. Nowadays techniques as the beamforming and phased-arrays proved to be effective solutions to meet the stringent targets imposed by the standard, in terms of SNR of the signal chain and power efficiency. In this context, frequency generation circuits, in both transmitter and receiver side, are asked to reach lower phase noise and spur levels at lower power consumption, while operating in the range of several tenths of gigahertz. At the same time, the implementation of such circuits in new and more scaled CMOS processes imposes a radical change in the design methodology. In the last few years, digitally-assisted analog design, applied not only to frequency synthesis, has been proven to be effective in improving performance in more scaled CMOS nodes. In this scenario, the Ph.D. activity has been devoted to study and implement digital phase-locked loops (DPLLs) for future mobile communications standards, to get a deeper understanding of the adaptive filtering techniques employed in such circuits and to extend their application with the aim of improving the noise and spur-versus-power compromise. From this perspective the focus of this work is on the dissertation of digital techniques to improve the overall system performance to make it suitable for tight standard requirements. The digital approach makes it possible to exploit calibration techniques, working in the background of the PLL operation, to correct for the analog impairments, providing all the advantages of low-power operation, low area occupation, repeatability and portability to more scaled technology nodes. This work demonstrates the effectiveness of DTC-assisted digital PLL based on a single bit (bang-bang) phase detector when used as frequency synthesizer for modern transceiver architectures: the adoption of digital calibration algorithms leads to low-spurs and low-jitter whereas the utilization of the bang-bang phase detector, instead of a power-hungry multi-bit time-to-digital converter (TDC), is the key point to achieve low-power operation. Two test-chip in 65-nm CMOS technology, the first one in the sub-6GHz band at a center frequency of 3.7GHz, the second one in the mm-Wave band around 30GHz, have been implemented to show the validity and the performance of such approach.

I futuri standard di comunicazione mobile puntano ad un 10x di aumento della velocità di trasmissione dati nei prossimi 10 anni, come richiesto ad esempio dallo standard 5G. Per soddisfare queste aspettative, sono stati standardizzati nuovi e sempre più complessi schemi di modulazione e si punta a sfruttare la porzione di spettro attorno a portanti a frequenze elevate. Ai moderni transceivers è richiesto di gestire una velocità di trasmissione in continuo aumento mantenendo un'elevata efficienza spettrale e un consumo energetico contenuto. In questo contesto, i circuiti per generazione di frequenza devono rispettare specifiche stringenti in termini di rumore di fase e livelli di spurie, mantenendo una bassa dissipazione di potenza e lavorando nel range di alcune decine di gigahertz. Allo stesso tempo, l'implementazione di tali circuiti in nuovi e più scalati processi CMOS impone un cambiamento radicale nella metodologia di progettazione. Negli ultimi anni, il design analogico assistito digitalmente, applicato non solo alla sintesi di frequenza, ha dimostrato di essere efficace nel migliorare le prestazioni in nodi CMOS più scalati. In questo scenario, l'attività di ricerca è stata incentrata attorno allo studio e all’ implementazione di digital phase-locked loops (DPLLs) per futuri standard di comunicazione mobile, allo scopo di ottenere una comprensione più profonda delle tecniche di filtraggio adattivo utilizzate in tali circuiti e di estendere la loro applicazione con l'obiettivo di migliorare le performance in termini compromesso di rumore e spur-versus-power. L’obiettivo di questo lavoro è dunque la dimostrazione dell’efficacia delle tecniche digitali per migliorare le prestazioni generali del sistema in modo tale da rispettare i rigorosi requisiti dello standard mobile. L'approccio digitale rende possibile l’utilizzo di tecniche di calibrazione, tali da correggere le non idealità dei circuiti analogici fornendo tutti i vantaggi di funzionamento a bassa potenza, bassa occupazione di area, ripetibilità e portabilità verso nodi tecnologici più scalati. Questo lavoro dimostra l'efficacia di PLL digitali, utilizzati come sintetizzatori di frequenza, basati su digital-to-time converter (DTC) e su rivelatore di fase a singolo-bit (bang-bang): l'adozione di algoritmi di calibrazione digitale porta a bassi toni spuri e basso jitter mentre l'utilizzo del rilevatore di fase bang-bang, invece di un multi-bit time-to-digital converter (TDC) ad elevato consumo, è il punto chiave per ottenere un funzionamento a bassa potenza. Due test-chip in tecnologia CMOS a 65 nm, il primo nella banda sub-6 GHz a una frequenza centrale di 3,7 GHz, il secondo operante nella banda mm-Wave attorno a 30 GHz, sono stati implementati per dimostrare la validità e le prestazioni di tale approccio.