Write front-end with rise time control for 5Gb/s hard drive preamplifier

High data rate hard disk drives and high density magnetic recording are demanding preamplifier performance to be extended well beyond 1Gb/s, this work targets a 5Gb/s write path for both PMR, HARM and MAMR applications. The write functionality of preamplifier devices is required to achieve high operating speeds close to the intrinsic limitation given by the available 130nm BiCMOS technology together with high degree of programmability and low jitter, while maintaining low power consumption. During the thesis activity the whole write architecture has been designed and implemented giving particular focus to the rise time control feature. The latter implements a pattern dependent dynamic wave shaping feature providing dynamic programmability of currents and risetimes. The design is aimed for large scale production so all solutions provided are verified to guarantee full functionality over PVT variations and to meet reliability constraints. The full preamplifier test chip embedding the presented circuits is able to manage 5Gb/s patterns with peak to peak jitter smaller than 25ps, less than 1W of power consumption, programmable write current risetime from 60ps to 200ps and PDDWS feature supported for Steady State current, Overshoot current, Overshoot Duration and Rise Time parameters, extending the current state of the art.

Hard disk operanti ad alti datarate e memorie magnetiche ad alta densità richiedono preamplificatori con performance superiori al Gb/s, questo lavoro ha come obiettivo la progettazione di circuiterie di scrittura con performance fino a 5Gb/s per applicazioni PMR, HAMR e MAMR. La funzionalità di scrittura di dispositivi preamplificatori richiede il raggiungimento di alte velocità di operazione vicine al limite intrinseco fissato dalla tecnologia BiCMOS in 130nm disponibile per il progetto insieme a un alto grado di programmabilità e jitter ridotto, mantentendo allo stesso tempo bassi consumi di potenza. Durante l'attività di tesi è stata progettata e implementata l'intera architettura del circuito di scrittura con particolare attenzione alla funzionalità di controllo di risetime. Quest'ultima implementa la funzione di pattern dependent dynamic wave shaping garantendo programmabilità dinamica di correnti e risetime. Il progetto è mirato ad una produzione su larga scala e tutte le soluzioni proposte sono state verificate per garantire piena funzionalità considerando variazioni PVT e rispettando vincoli di affidabilità. Il chip preamplificatore integrante i circuiti presentati supporta pattern a 5Gb/s con jitter picco picco inferiore a 25ps, consumi minori di 1W, risetime programmabile da 60ps a 200ps e funzione PDDWS supportata per i parametri di corrente di steady state, corrente di overshoot, durata dell'impulso di overshoot e risetime, estendendo l'attuale stato dell'arte.