A study of high-performance frequency synthesizer based on digital bang-bang phase-locked loop for wireless applications

High-performance frequency synthesizer is a fundamental part of almost any modern wireless communication device, for example, used for coherent demodulation/modulation in wireless transceivers. The frequency synthesizer based on phase-locked loop (PLL) architecture, serving as a local oscillator in a transceiver, is indeed a negative feedback control system generating an output signal whose frequency is multiple of the reference signal frequency. The multiple can be an integer or a fractional number. Though fractional-N PLLs entail the key advantage of a finer frequency resolution, the noise-power figure-of-merit (FoM) of state-of-the-art integer-N PLLs is still better than in the fractional-N case. In addition, digital PLL synthesizers are taking over conventional analog ones, because of their benefits in terms of power consumption and area occupation in ultra-scaled CMOS technologies. The digital solution simplifies the design and, as this is portable to the next technology nodes, may potentially reduce the time-to-market. In this study, a type-II fractional-N digital PLL having a phase detector (PD) with only two output levels of 1 and −1 is of interest. Though this topology of fractional-N digital PLL has been demonstrated in practice being able to obtain a FoM close to the best of the integer-N ones, there is a lack of theoretical literature that explains in detail adopted techniques in the system. It is known that the one-bit (also known as bang-bang, BB) phase detector, when employed in frequency synthesizers, only acts like a linear element when phase (time) error at the PD input is dominated by random noise. Since the quantization noise of the digital Delta Sigma modulator (DSM) dithering the modulus control of the frequency divider is not white and much larger than other thermal random noise in the system, this noise may cause a limit cycle in the BB-PLLs. To address this issue, a digital/time converter (DTC) is placed in the feedback path between the divider and the BBPD. The control gain of the DTC is automatically adjusted in background by a calibration loop operating based on the principle of the leastmean-square (LMS) adaptive filter. The calibration loop helps the PLL to adapt to changes in the digitally-controlled oscillator (DCO) period as well as the DTC characteristics in practice. By far, in the presented publications, to guarantee a short convergence time, an at least second-order DSM is required when a fine frequency resolution is desired. This follows a large DTC range of twice of the DCO period in the system and this compromises jitter performance. In addition to the issue related to the quantization noise, the BB-PLLs also face an extremely long transient process when a large jump of the output frequency is required. Indeed, the frequency locking time of the BB-PLLs is shown to be inversely proportional to the values of the loop filter gains while these gains are very small to guarantee the loop stability. To solve the problem, a frequency-aid technique has been proposed. This technique is essentially based on exploiting digital ternary phase detectors (TPDs) to create multi filters in the feed-forward path of the BB-PLL. The outputs of the filters are used to tune a multi-bank DCO in corresponding order. The frequency-aid circuit is only triggered when the time error at the BBPD input is larger than a fixed value, i.e., the dead-zone of the TPD. In the published report, the lower bound of the dead-zone is large which may not be optimum for the frequency locking time. Furthermore, even when this technique is adopted, the frequency locking transient in the conventional system still requires relatively long time in cases the DCO tuning words are at their worst conditions. The objective of this thesis is firstly to give an insight, for the first time, into the behavior during the transient of the fractional-N digital BB-PLL in two separated cases, i.e., with the frequency aid technique in the first case and with the LMS calibration loop in the second one. In order to reach this goal, analysis is carried on in the time domain for the frequency aid technique. Based on the analyzed result, we propose a novel frequency aid technique to further improve the frequency locking speed. In the worst case of the frequency locking, the proposed technique reduces the transient time by a factor of 3.5. The LMS calibration loop is evaluated in accordance to the value of the fractional part of the frequency control word (fcw). The analysis, that is carried on in both the time-domain and the z-domain, not only gives the qualitative results but also quantity results in some particular cases. Moreover, two novel calibration schemes are proposed in order to use a smaller delay range DTC while keeping a short convergence time. At the same convergence time, the required DTC time range in the first proposed scheme is 0.57 times, and, the one in the second proposed scheme is 0.55 times as of the one in the conventional schemes, respectively. All the analysis are verified by simulation based on accurate behavioral models. The models are built with real design parameters, and, designed for the BB-PLLs synthesizing an output frequency from 3.2 GHz to 4.0 GHz from a reference frequency of 52 MHz. The original contributions of the thesis are: a novel frequency aid technique; a detailed explanation to the convergence and the noise of the LMS calibration loop; and, two novel schemes for the DTC calibration loops. The results of study have been published in three articles on international conferences.

Il sintetizzatore di frequenza ad alte prestazioni è una parte fondamentale di quasi tutti i moderni dispositivi di comunicazione wireless, ad esempio, utilizzati per la demodulazione/modulazione coerente nei ricetrasmettitori wireless. Il sintetizzatore di frequenza basato sull'architettura PLL (phase-locked loop), che funge da oscillatore locale in un ricetrasmettitore, è in effetti un sistema di controllo di feedback negativo che genera un segnale di uscita la cui frequenza è multiplo della frequenza del segnale di riferimento. Il multiplo può essere un numero intero o un numero frazionario. Sebbene i frazionari-N PLL comportino il vantaggio chiave di una risoluzione di frequenza più fine, la cifra di merito di rumore (FoM) dei PLL interi di tipo intero-N è ancora migliore che nel caso di frazionari-N. Inoltre, i sintetizzatori PLL digitali stanno prendendo in considerazione quelli analogici convenzionali, a causa dei loro benefici in termini di consumo energetico e occupazione dell'area nelle tecnologie CMOS ultra-scalate. La soluzione digitale semplifica la progettazione e, poiché è portatile per i nodi tecnologici successivi, potrebbe potenzialmente ridurre il time-to-market. In questo studio, un PLL digitale di tipo frazionario-N di tipo II avente un rivelatore di fase (PD) con solo due livelli di uscita di 1 e -1 è di interesse. Sebbene questa topologia del PLL digitale a frazionario-N sia stata dimostrata nella pratica in grado di ottenere un FoM vicino al migliore degli interi-N, c'è una mancanza di letteratura teorica che spiega in dettaglio le tecniche adottate nel sistema. È noto che il rivelatore di fase one-bit (noto anche come bang-bang, BB), quando impiegato nei sintetizzatori di frequenza, agisce solo come un elemento lineare quando l'errore di fase (tempo) all'ingresso PD è dominato da rumore casuale. Poiché il rumore di quantizzazione del modulatore digitale Delta Sigma (DSM) che tremare il controllo del modulo del divisore di frequenza non è bianco e molto più grande di altri disturbi casuali termici nel sistema, questo rumore può causare un ciclo limite nei BB-PLL. Per risolvere questo problema, un convertitore digitale/orario (DTC) viene inserito nel percorso di feedback tra il divisore e il BBPD. Il guadagno di controllo del DTC viene regolato automaticamente in background mediante un loop di calibrazione che funziona in base al principio del filtro adattivo di tipo least-mean-square (LMS). Il ciclo di calibrazione aiuta il PLL ad adattarsi ai cambiamenti nel periodo dell'oscillatore a controllo digitale (DCO) così come le caratteristiche del DTC nella pratica. Di gran lunga, nelle pubblicazioni presentate, per garantire un breve tempo di convergenza, è richiesto almeno un DSM di secondo ordine quando si desidera una risoluzione di frequenza fine. Ciò segue una vasta gamma di DTC del doppio del periodo DCO nel sistema e questo compromette le prestazioni del jitter. Oltre al problema relativo al rumore di quantizzazione, i BB-PLL devono affrontare anche un processo transitorio estremamente lungo quando è richiesto un grande salto della frequenza di uscita. Infatti, il tempo di blocco della frequenza dei BB-PLL è mostrato essere inversamente proporzionale ai valori dei guadagni del filtro del circuito, mentre questi guadagni sono molto piccoli per garantire la stabilità del circuito. Per risolvere il problema, è stata proposta una tecnica di ausilio alla frequenza. Questa tecnica si basa essenzialmente sullo sfruttamento di rilevatori di fase ternaria digitale (TPD) per creare filtri multipli nel percorso feed-forward del BB-PLL. Le uscite dei filtri vengono utilizzate per mettere a punto un DCO multi-banco nell'ordine corrispondente. Il circuito ausiliario di frequenza viene attivato solo quando l'errore temporale all'ingresso BBPD è maggiore di un valore fisso, cioè la zona morta del TPD. Nel report pubblicato, il limite inferiore della zona morta è ampio e potrebbe non essere ottimale per il tempo di blocco della frequenza. Inoltre, anche quando questa tecnica viene adottata, il transitorio di bloccaggio di frequenza nel sistema convenzionale richiede ancora un tempo relativamente lungo nei casi in cui le parole di sintonizzazione DCO sono nelle loro peggiori condizioni. L'obiettivo di questa tesi è innanzitutto quello di fornire una comprensione, per la prima volta, del comportamento durante il transitorio del BB-PLL digitale frazionario-N in due casi separati, cioè con la tecnica dell'aiuto di frequenza nel primo caso e con il ciclo di calibrazione LMS nel secondo. Per raggiungere questo obiettivo, l'analisi viene svolta nel dominio del tempo per la tecnica di ausilio alla frequenza. Sulla base del risultato analizzato, proponiamo una nuova tecnica di ausilio alla frequenza per migliorare ulteriormente la velocità di bloccaggio della frequenza. Nel caso peggiore del blocco della frequenza, la tecnica proposta riduce il tempo transitorio di un fattore di 3,5. Il ciclo di calibrazione LMS viene valutato in base al valore della parte frazionaria della parola di controllo della frequenza (fcw). L'analisi, che viene svolta sia nel dominio del tempo che nel dominio z, non solo fornisce risultati qualitativi ma anche risultati quantitativi in ​​alcuni casi particolari. Inoltre, vengono proposti due nuovi schemi di calibrazione per utilizzare un DTC a intervallo di ritardo più piccolo mantenendo un tempo di convergenza breve. Allo stesso tempo di convergenza, l'intervallo di tempo DTC richiesto nel primo schema proposto è 0,57 volte, e, quello nel secondo schema proposto è 0,55 volte rispetto a quello negli schemi convenzionali, rispettivamente. Tutte le analisi sono verificate mediante simulazione basata su accurati modelli comportamentali. I modelli sono costruiti con parametri di progettazione reali e progettati per i BB-PLL che sintetizzano una frequenza di uscita da 3,2 GHz a 4,0 GHz da una frequenza di riferimento di 52 MHz. I contributi originali della tesi sono: una nuova tecnica di aiuto alla frequenza; una spiegazione dettagliata della convergenza e del rumore del loop di calibrazione LMS; e, due nuovi schemi per i loop di calibrazione del DTC. I risultati dello studio sono stati pubblicati in tre articoli su conferenze internazionali.